參數(shù)資料
型號(hào)： XC3S2000-4FGG456C
廠商： Xilinx Inc
文件頁數(shù)： 18/272頁
文件大?。?/td> 0K
描述： SPARTAN-3A FPGA 2M STD 456-FBGA
產(chǎn)品培訓(xùn)模塊： Extended Spartan 3A FPGA Family
標(biāo)準(zhǔn)包裝： 60
系列： Spartan®-3
LAB/CLB數(shù)： 5120
邏輯元件/單元數(shù)： 46080
RAM 位總計(jì)： 737280
輸入/輸出數(shù)： 333
門數(shù)： 2000000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 456-BBGA
供應(yīng)商設(shè)備封裝： 456-FBGA
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Spartan-3 FPGA Family: Pinout Descriptions
DS099 (v3.1) June 27, 2013
Product Specification
114
Table 72: Dual-Purpose Configuration Pins for Parallel (SelectMAP) Configuration Modes
Pin Name
Direction
Description
D0,
D1,
D2,
D3
Input during
configuration
Output during
readback
Configuration Data Port (high nibble):
Collectively, the D0-D7 pins are the byte-wide configuration data port for the Parallel (SelectMAP)
configuration modes. Configuration data is synchronized to the rising edge of CCLK clock signal.
The D0-D3 pins are the high nibble of the configuration data byte and located in Bank 4 and powered by
VCCO_4.
The BitGen option Persist permits this pin to retain its configuration function in the User mode.
D4,
D5,
D6,
D7
Input during
configuration
Output during
readback
Configuration Data Port (low nibble):
The D4-D7 pins are the low nibble of the configuration data byte. However, these signals are located in
Bank 5 and powered by VCCO_5.
The BitGen option Persist permits this pin to retain its configuration function in the User mode.
CS_B
Input
Chip Select for Parallel Mode Configuration:
Assert this pin Low, together with RDWR_B to write a configuration data byte from the D0-D7 bus to the
FPGA on a rising CCLK edge.
During Readback, assert this pin Low, along with RDWR_B High, to read a configuration data byte from
the FPGA to the D0-D7 bus on a rising CCLK edge.
This signal is located in Bank 5 and powered by VCCO_5.
The BitGen option Persist permits this pin to retain its configuration function in the User mode.
RDWR_B
Input
Read/Write Control for Parallel Mode Configuration:
In Master and Slave Parallel modes, assert this pin Low together with CS_B to write a configuration data
byte from the D0-D7 bus to the FPGA on a rising CCLK edge. Once asserted during configuration,
RDWR_B must remain asserted until configuration is complete.
During Readback, assert this pin High with CS_B Low to read a configuration data byte from the FPGA
to the D0-D7 bus on a rising CCLK edge.
This signal is located in Bank 5 and powered by VCCO_5.
The BitGen option Persist permits this pin to retain its configuration function in the User mode.
CS_B
Function
0
FPGA selected. SelectMAP inputs are valid on the next rising edge of CCLK.
1
FPGA deselected. All SelectMAP inputs are ignored.
RDWR_B
Function
0
If CS_B is Low, then load (write) configuration data to the FPGA.
1
This option is valid only if the Persist bitstream option is set to Yes. If CS_B is
Low, then read configuration data from the FPGA.
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XC3S2000-4FGG676C4124 制造商:Xilinx 功能描述:
XC3S2000-4FGG676I 功能描述:SPARTAN-3A FPGA 2M STD 676-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計(jì):2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27）
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