參數(shù)資料
型號： XA3S700A-4FGG484Q
廠商： Xilinx Inc
文件頁數(shù)： 10/57頁
文件大小： 0K
描述： IC FPGA SPARTAN-3A 700K 484-FBGA
產(chǎn)品培訓模塊： Extended Spartan 3A FPGA Family
標準包裝： 1
系列： Spartan®-3A XA
LAB/CLB數(shù)： 1472
邏輯元件/單元數(shù)： 13248
RAM 位總計： 368640
輸入/輸出數(shù)： 372
門數(shù)： 700000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 125°C
封裝/外殼： 484-BBGA
供應商設備封裝： 484-FBGA
XA Spartan-3A Automotive FPGA Family Data Sheet
DS681 (v2.0) April 22, 2011
Product Specification
18
I/O Timing
Pin-to-Pin Clock-to-Output Times
Table 18: Pin-to-Pin Clock-to-Output Times for the IOB Output Path
Symbol
Description
Conditions
Device
Speed Grade: -4
Units
Max
Clock-to-Output Times
TICKOFDCM
When reading from the Output Flip-Flop
(OFF), the time from the active transition on
the Global Clock pin to data appearing at the
Output pin. The DCM is in use.
LVCMOS25(2), 12mA
output drive, Fast slew
rate, with DCM(3)
XA3S200A
3.27
ns
XA3S400A
3.33
ns
XA3S700A
3.50
ns
XA3S1400A
3.99
ns
TICKOF
When reading from OFF, the time from the
active transition on the Global Clock pin to
data appearing at the Output pin. The DCM is
not in use.
LVCMOS25(2), 12mA
output drive, Fast slew
rate, without DCM
XA3S200A
5.24
ns
XA3S400A
5.12
ns
XA3S700A
5.34
ns
XA3S1400A
5.69
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 26 and are based on the operating conditions set forth in
2.
This clock-to-output time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the Global Clock Input or a
standard other than LVCMOS25 with 12 mA drive and Fast slew rate is assigned to the data Output. If the former is true, add the appropriate
Input adjustment from Table 22. If the latter is true, add the appropriate Output adjustment from Table 25.
3.
DCM output jitter is included in all measurements.
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