參數(shù)資料
型號： XA3S500E-4PQG208Q
廠商： Xilinx Inc
文件頁數(shù)： 8/37頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN-3E 500K 208-PQFP
標準包裝： 24
系列： Spartan®-3E XA
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計： 368640
輸入/輸出數(shù)： 158
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 125°C
封裝/外殼： 208-BFQFP
供應商設備封裝： 208-PQFP（28x28）
DS635 (v2.0) September 9, 2009
Product Specification
16
R
Table 15: Setup and Hold Times for the IOB Input Path
Symbol
Description
Conditions
IFD_
DELAY_
VALUE
Device
-4
Speed
Grade
Units
Min
Setup Times
TIOPICK
Time from the setup of data at the Input
pin to the active transition at the ICLK input
of the Input Flip-Flop (IFF). No Input Delay
is programmed.
LVCMOS25(2),
IFD_DELAY_VALUE = 0
0All
2.12
ns
TIOPICKD
Time from the setup of data at the Input
pin to the active transition at the IFF’s ICLK
input. The Input Delay is programmed.
LVCMOS25(2),
IFD_DELAY_VALUE =
default software setting
2
XA3S100E
6.49
ns
3
XA3S250E
6.85
ns
2
XA3S500E
7.01
ns
5
XA3S1200E
8.67
ns
4
XA3S1600E
7.69
ns
Hold Times
TIOICKP
Time from the active transition at the IFF’s
ICLK input to the point where data must be
held at the Input pin. No Input Delay is
programmed.
LVCMOS25(2),
IFD_DELAY_VALUE = 0
0All
–0.76
ns
TIOICKPD
Time from the active transition at the IFF’s
ICLK input to the point where data must be
held at the Input pin. The Input Delay is
programmed.
LVCMOS25(2),
IFD_DELAY_VALUE =
default software setting
2
XA3S100E
–3.93
ns
3
XA3S250E
–3.51
ns
2
XA3S500E
–3.74
ns
5
XA3S1200E
–4.30
ns
4
XA3S1600E
–4.14
ns
Set/Reset Pulse Width
TRPW_IOB
Minimum pulse width to SR control input
on IOB
All
1.80
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 19 and are based on the operating conditions set forth in
2.
This setup time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. If this is true, add the
appropriate Input adjustment from Table 17.
3.
These hold times require adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. If this is true, subtract
the appropriate Input adjustment from Table 17. When the hold time is negative, it is possible to change the data before the clock’s active
edge.
相關PDF資料
PDF描述
RCB100DHBS CONN EDGECARD 200PS R/A .050 DIP
XC2S200-5FGG256I IC SPARTAN-II FPGA 200K 256-FBGA
RCB95DHAR CONN EDGECARD 190PS R/A .050 DIP
XC2S200-6FG256C IC FPGA 2.5V C-TEMP 256-FBGA
ASM40DRMI-S288 CONN EDGECARD 80POS .156 EXTEND
相關代理商/技術參數(shù)
參數(shù)描述
XA3S50-4PQG208I 功能描述:IC FPGA SPARTAN-3 50K 208-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3 XA 標準包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計:2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應商設備封裝:676-FBGA（27x27）
XA3S50-4PQG208Q 功能描述:IC FPGA SPARTAN-3 50K 208-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3 XA 標準包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計:2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應商設備封裝:676-FBGA（27x27）
XA3S50-4VQG100I 功能描述:IC FPGA SPARTAN-3 50K 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3 XA 標準包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計:2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應商設備封裝:676-FBGA（27x27）
XA3S50-4VQG100Q 功能描述:IC FPGA SPARTAN-3 50K 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3 XA 標準包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計:2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應商設備封裝:676-FBGA（27x27）
XA3S700A 制造商:XILINX 制造商全稱:XILINX 功能描述:XA Spartan-3A Automotive FPGA Family Data Sheet
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*