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參數(shù)資料
| 型號(hào)： | X98027L128-3.3-Z |
| 廠商： | Intersil |
| 文件頁數(shù)： | 25/29頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TRPL VID DIGITIZER 128MQFP |
| 標(biāo)準(zhǔn)包裝： | 660 |
| 類型： | 視頻數(shù)字轉(zhuǎn)換器 |
| 應(yīng)用： | 監(jiān)控器，電視 |
| 安裝類型： | * |
| 封裝/外殼： | * |
| 供應(yīng)商設(shè)備封裝： | * |
| 包裝： | * |
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5
FN8221.3
March 8, 2006
tHOLD
DATA valid after rising edge of DATACLK
15pF DATACLK load, 15pF DATA load
(Note 1)
2.0
ns
AC TIMING CHARACTERISTICS (2 WIRE INTERFACE)
fSCL
SCL Clock Frequency
0
400
kHz
Maximum width of a glitch on SCL that will
be suppressed
2 XTAL periods min
80
ns
tAA
SCL LOW to SDA Data Out Valid
5 XTAL periods plus SDA’s RC time
constant
See
comment
s
tBUF
Time the bus must be free before a new
transmission can start
1.3
s
tLOW
Clock LOW Time
1.3
s
tHIGH
Clock HIGH Time
0.6
s
tSU:STA
Start Condition Setup Time
0.6
s
tHD:STA
Start Condition Hold Time
0.6
s
tSU:DAT
Data In Setup Time
100
ns
tHD:DAT
Data In Hold Time
0ns
tSU:STO
Stop Condition Setup Time
0.6
s
tDH
Data Output Hold Time
4 XTAL periods min
160
ns
NOTES:
1. Setup and hold times are at a 140MHz DATACLK rate.
2. See Table 8 on page 24.
Electrical Specifications
Specifications apply for VA = VD = VX = 3.3V, pixel rate = 275MHz, fXTAL = 25MHz, TA = 25°C,
unless otherwise noted (Continued)
SYMBOL
PARAMETER
COMMENT
MIN
TYP
MAX
UNIT
tSU:STO
tDH
tHIGH
tSU:ST
tHD:STA
tHD:DAT
tSU:DAT
SCL
SDA IN
SDA OUT
tF
tLOW
tBUF
tAA
tR
FIGURE 1. 2 WIRE INTERFACE TIMING
DATACLK
tSETUP
tHOLD
DATACLK
Pixel Data
FIGURE 2. DATA OUTPUT SETUP AND HOLD TIMING
X98027
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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