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參數(shù)資料
| 型號(hào)： | VOICE-RECORD-RD |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 34/270頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT REF DESIGN VOICE RECORD F41X |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 音頻，語音錄制/回放 |
| 嵌入式： | 是，MCU，8 位 |
| 已用 IC / 零件： | C8051F411-GM |
| 主要屬性： | MCU，87 秒，8 kHz， |
| 次要屬性： | 需要 Keil 編譯器和 USB 調(diào)試適配器 |
| 已供物品： | 板，電池，CD，耳機(jī)，電源 |
| 相關(guān)產(chǎn)品： | 336-1317-ND - KIT EVAL FOR C8051F411 |
| 其它名稱： | 336-1315 |
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Rev. 1.1
129
C8051F410/1/2/3
15.2. Power-Fail Reset / VDD Monitor
When the VDD Monitor is selected as a reset source and a power-down transition or power irregularity
causes VDD to drop below VRST, the power supply monitor will drive the RST pin low and hold the CIP-51
in a reset state (see Figure 15.2). When VDD returns to a level above VRST, the CIP-51 will be released
from the reset state. Note that even though internal data memory contents are not altered by the power-fail
reset, it is impossible to determine if VDD dropped below the level required for data retention. If the PORSF
flag reads ‘1’, the data may no longer be valid. The VDD monitor is enabled and is selected as a reset
source after power-on resets; however its defined state (enabled/disabled) is not altered by any other reset
source. For example, if the VDD monitor is disabled by software, and a software reset is performed, the
VDD monitor will still be disabled after the reset. To protect the integrity of Flash contents, the VDD
monitor must be enabled to the higher setting (VDMLVL = '1') and selected as a reset source if soft-
ware contains routines which erase or write Flash memory. If the VDD monitor is not enabled, any
erase or write performed on Flash memory will cause a Flash Error device reset.
The VDD monitor must be enabled before it is selected as a reset source. Selecting the VDD monitor
as a reset source before it is enabled and stabilized may cause a system reset. The procedure for re-
enabling the VDD monitor and configuring the VDD monitor as a reset source is shown below:
Step 1. Enable the VDD monitor (VDMEN bit in VDM0CN = ‘1’).
Step 2. Wait for the VDD monitor to stabilize (approximately 5 s).
Note: This delay should be omitted if software contains routines which erase or
write Flash memory.
Step 3. Select the VDD monitor as a reset source (PORSF bit in RSTSRC = ‘1’).
See Figure 15.2 for VDD monitor timing; note that the reset delay is not incurred after a VDD monitor reset.
Note: Software should take care not to inadvertently disable the VDD Monitor as a reset source
when writing to RSTSRC to enable other reset sources or to trigger a software reset. All writes to
RSTSRC should explicitly set PORSF to '1' to keep the VDD Monitor enabled as a reset source.
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PDF描述 |
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