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參數(shù)資料
| 型號： | UPD780021AYGC-XXX-8BS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 8.38 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 14 X 14 MM, PLASTIC, LQFP-64 |
| 文件頁數(shù)： | 68/96頁 |
| 文件大?。?/td> | 723K |
| 代理商： | UPD780021AYGC-XXX-8BS |
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70
PD780021A, 780022A, 780023A, 780024A, 780021AY, 780022AY, 780023AY, 780024AY
Data Sheet U14042EJ4V0DS
A/D Converter Characteristics (TA = –40 to +85
°C, VDD = AVDD = 1.8 to 5.5 V, AVSS = VSS = 0 V)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
Resolution
8
bit
Overall errorNote
4.0 V
≤ AVREF ≤ 5.5 V
±0.4
%FSR
2.7 V
≤ AVREF < 4.0 V
±0.6
%FSR
1.8 V
≤ AVREF < 2.7 V
±1.2
%FSR
Conversion time
tCONV
4.0 V
≤ AVDD ≤ 5.5 V
14
96
s
2.7 V
≤ AVDD < 4.0 V
19
96
s
1.8 V
≤ AVDD < 2.7 V
28
96
s
Analog input voltage
VIAN
0AVREF
V
Reference voltage
AVREF
1.8
AVDD
V
Resistance between AVREF and AVSS
RREF
When A/D converter not operating
20
40
k
Note Excludes quantization error (
±1/2 LSB). This value is indicated as a ratio (%FSR) to the full-scale value.
Remark The impedance of the analog input pins is shown below.
[Equivalent circuit]
[Parameter value]
(TYP.)
AVDD
R1
R2
C1
C2
C3
2.7 V
12 k
8.0 k
3.0 pF
2.0 pF
4.5 V
4 k
2.7 k
3.0 pF
1.4 pF
2.0 pF
Data Memory STOP Mode Low Supply Voltage Data Retention Characteristics (TA = –40 to +85
°C)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
Data retention power
VDDDR
1.6
5.5
V
supply voltage
Data retention power
IDDDR
Subsystem clock stop (XT1 = VDD) and
0.1
30
A
supply current
feed-back resistor disconnected
Release signal set time
tSREL
0
s
Oscillation stabilization
tWAIT
Release by RESET
217/fx
s
time
Release by interrupt request
Note
s
Note Selection of 212/fX and 214/fX to 217/fX is possible using bits 0 to 2 (OSTS0 to OSTS2) of the oscillation
stabilization time select register (OSTS).
C3
C2
R2
R1
C1
ANIn
(n = 0 to 3)
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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