參數(shù)資料
型號(hào)： UPD4990AC-A
元件分類(lèi)： 時(shí)鐘/數(shù)據(jù)恢復(fù)及定時(shí)提取
英文描述： 0 TIMER(S), REAL TIME CLOCK, PDIP14
封裝： DIP-14
文件頁(yè)數(shù)： 29/51頁(yè)
文件大小： 211K
代理商： UPD4990AC-A
30
CHAPTER 5 INTERFACE
5.2 POWER FAIL CIRCUIT
If main power supply is down, CS should be low level as illegal data or command aren’t set to
PD4990A. The
output of circuit shown Fig. 5-4 is low while VDD is less than 4.4 to 3.4 V.
Fig. 5-4 Power Fail Circuit
22 k
22 k
51 k
10 k
10 k
to CS
to VDD of
PD4990A
RD2.0E
RD3.0E
to +5 V
2SC945
2SA733
Don’t use TTL for power fail circuit. Because the output of TTL is unknown while VDD is less than 4.5 V. Fig. 5-
5 is a faulty example.
Fig. 5-5 Faulty Example
5.6 k
5.6 k
*
IN
(+5 V)
open collector
74LS05 or 7406
OUT
(to PD4990A)
VCC
+5 V
The circuit of Fig. 5-5 isn’t low level until VDD is 0 V.
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PDF描述
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