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參數(shù)資料
| 型號： | UPD17242UC-XXX-5A4 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, MROM, 4.5 MHz, MICROCONTROLLER, PDSO30 |
| 封裝： | 0.300 INCH, PLASTIC, SSOP-30 |
| 文件頁數(shù)： | 34/102頁 |
| 文件大?。?/td> | 953K |
| 代理商： | UPD17242UC-XXX-5A4 |
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37
Data Sheet U15002EJ1V1DS
PD17240, 17241, 17242, 17243, 17244, 17245, 17246
3.8
INT Pin
The INT pin functions alternately as the P1B0 pin. To use the INT pin, set INTSEL (bit 1 of address 1FH) of the
register file to 1.
This pin inputs an external interrupt request signal. The IRQ flag (RF: bit 0 of address 3EH) is set at either the
rising or falling edge of the signal input to this pin.
The status of this pin can be read by using the INT flag (RF: bit 0 of address 0FH). When a high level is input to
the pin, the INT flag is set to “1”; when a low level is input, the flag is reset to “0” (refer to 8.2.1 INT).
Table 3-1.
Relationship Between Port Register and Each Pin
Bank Address
Target Port
Bit
Output
Read Contents
Written Contents
After Reset
Format
Input mode Output mode Input mode Output mode
0
70H
Port 0A
b3
P0A3
Input
Pin status
–
Input mode
b2
P0A2
(with pull-up
b1
P0A1
resistor)
b0
P0A0
71H
Port 0B
b3
P0B3
N-ch
Output latch Output latch Output latch
b2
P0B2
open drain
b1
P0B1
b0
P0B0
72H
Port 0C
b3
P0C3
Output mode
b2
P0C2
(low-level
b1
P0C1
output)
b0
P0C0
73H
Port 0D
b3
P0D3
b2
P0D2
b1
P0D1
b0
P0D0
6FH
Port 0E
b3
P0E3
CMOS
b2
P0E2
push-pull
b1
P0E1
or N-ch
b0
P0E0
open drain
1
70H
Port 1A
b2
P1A2
CMOS
b1
P1A1
push-pull
b0
P1A0
or N-ch
open drain
71H
Port 1B
b0
P1B0
Input
–
Input mode
(when key
matrix not
used and no
resistor
connected)
Input mode
(when key
matrix not
used and no
pull-up resistor
connected)
Input mode
(when key
matrix not
used and no
resistor
connected)
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