參數(shù)資料
型號(hào)： TMX320C6474ZUN
廠商： TEXAS INSTRUMENTS INC
元件分類： 消費(fèi)家電
英文描述： SPECIALTY CONSUMER CIRCUIT, PBGA561
封裝： 23 X 23 MM, ROHS COMPLIANT, PLASTIC, FCBGA-561
文件頁數(shù)： 87/204頁
文件大?。?/td> 2220K
代理商： TMX320C6474ZUN
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7.19.3 IEEE 1149.1 JTAG
7.19.3.1 IEEE 1149.1 JTAG Compatibility Statement
7.19.3.2 JTAG Electrical Data/Timing
1
2
3
4
TCK
TDO
TDI/TMS
1a
1b
TMS320C6474
Multicore Digital Signal Processor
www.ti.com
SPRS552 – OCTOBER 2008
The JTAG interface is used to support boundary scan and emulation of the device. The boundary scan
supported allows for an asynchronous TRST and only the 5 baseline JTAG signals (e.g. no EMU[1:0])
required for boundary scan. Most interfaces on the device follow the Boundary Scan Test Specification
(IEEE1149.1), while all of the SerDes (Antenna Interface, RapidIO, and SGMII) support the AC coupled
net test defined in AC Coupled Net Test Specification (IEEE1149.6).
It is expected that all compliant devices are connected through the same JTAG interface, in daisy-chain
fashion, as per the specification. The JTAG interface uses 1.8-V buffers, compliant with the Power Supply
Voltage and Interface Standard for Nonterminated Digital Integrated Circuit Specification (EAI/JESD8-5).
For maximum reliability, the C6474 DSP includes an internal pulldown (IPD) on the TRST pin to ensure
that TRST will always be asserted upon power up and the DSP's internal emulation logic will always be
properly initialized when this pin is not routed out. JTAG controllers from Texas Instruments actively drive
TRST high. However, some third-party JTAG controllers may not drive TRST high but expect the use of
an external pullup resistor on TRST. When using this type of JTAG controller, assert TRST to initialize the
DSP after powerup and externally drive TRST high before attempting any emulation or boundary scan
operations.
Table 7-74. Timing Requirements for JTAG
NO.
PARAMETER
MIN
MAX
UNITS
1
tc(TCK)
Cycle time, TCK
20
33
ns
1a
tw(TCKH)
Pulse width time TCK high
8
ns
1b
tw(TCKL)
Pulse width time TCK low
8
ns
2
td(TCKL-TDOV)
Delay time, TCK low to TDO valid
0
8
ns
3a
tsu(TDIV-TCKH)
Setup time, TDI valid before TCK high
2
ns
3b
tsu(TMSV-TCKH)
Setup time, TMS valid before TCK high
2
ns
4a
th(TCKH-TDIV)
Hold time, TDI valid after TCK high
10
ns
4b
th(TCKH-TMSV)
Hold time, TMS valid after TCK high
10
ns
Figure 7-42. JTAG Timing
Peripheral Information and Electrical Specifications
177
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PDF描述
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參數(shù)描述
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TMX320C6672ACYP25 制造商:Texas Instruments 功能描述:TMX C6672 PG2.0 COMMTEMP 1.25GHZ - Trays 制造商:Texas Instruments 功能描述:IC DSP FIX/FLOAT POINT 841FCBGA
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