參數(shù)資料
型號： TMX320C6474ZUN
廠商： TEXAS INSTRUMENTS INC
元件分類： 消費家電
英文描述： SPECIALTY CONSUMER CIRCUIT, PBGA561
封裝： 23 X 23 MM, ROHS COMPLIANT, PLASTIC, FCBGA-561
文件頁數(shù)： 161/204頁
文件大?。?/td> 2220K
代理商： TMX320C6474ZUN
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Contents
TMS320C6474
Multicore Digital Signal Processor
SPRS552 – OCTOBER 2008
www.ti.com
1
Features
................................................... 1
5.6
Megamodule Resets
................................ 63
1.1
CUN/GUN/ZUN BGA Package (Bottom View)
....... 2
5.7
Megamodule Revision
............................... 63
1.2
Description
............................................ 2
5.9
C64X+ Megamodule Register Description(s)
....... 63
1.2.1
Core Processor
...................................... 2
6
Device Operating Conditions
........................ 71
6.1
Absolute Maximum Ratings Over Operating Case
1.2.2
Peripherals
........................................... 3
Temperature Range (Unless Otherwise Noted)
..... 71
1.2.3
Accelerators
.......................................... 4
6.2
Recommended Operating Conditions
............... 72
1.3
C6474 Functional Block Diagram
.................... 5
6.3
Electrical Characteristics Over Recommended
2
Device Overview
......................................... 7
Ranges of Supply Voltage and Operating Case
2.1
Device Characteristics
................................ 7
Temperature (Unless Otherwise Noted)
............ 73
2.2
CPU (DSP Core) Description
......................... 8
7
Peripheral Information and Electrical
Specifications
........................................... 74
2.3
Memory Map Summary
............................. 11
7.1
Parameter Information
.............................. 74
2.4
Boot Sequence
...................................... 14
7.2
Recommended Clock and Control Signal Transition
2.5
Pin Assignments
.................................... 17
Behavior
............................................. 75
2.6
Signal Groups Description
.......................... 21
7.3
Power Supplies
...................................... 75
2.7
Terminal Functions
.................................. 26
7.4
Enhanced Direct Memory Access (EDMA3)
2.8
Development
........................................ 41
Controller
............................................ 77
3
Device Configuration
.................................. 45
7.5
Interrupts
........................................... 100
3.1
Device Configuration at Device Reset
.............. 45
7.6
Reset Controller
.................................... 107
3.2
Peripheral Selection After Device Reset
............ 45
7.7
PLL1 and PLL1 Controller
......................... 112
3.3
Device State Control Registers
..................... 46
7.8
PLL2 and PLL2 Controller
......................... 126
3.4
Device Status Register Descriptions
................ 47
7.9
DDR2 Memory Controller
.......................... 128
3.5
Inter-DSP Interrupt Registers (IPCGR0-IPCGR2
7.10
I2C Peripheral
...................................... 131
and IPCAR0-IPCAR2)
............................... 49
7.11
Multichannel Buffered Serial Port (McBSP)
........ 136
3.6
JTAG ID (JTAGID) Register Description
............ 50
7.12
Ethernet MAC (EMAC)
............................. 140
3.7
Debugging Considerations
.......................... 50
7.13
Management Data Input/Output (MDIO)
........... 147
4
System Interconnect
................................... 51
7.14
Timers
.............................................. 149
4.1
Internal Buses, Switch Fabrics, and
7.15
Enhanced Viterbi-Decoder Coprocessor (VCP2)
.. 158
Bridges/Gaskets
..................................... 51
7.16
Enhanced Turbo Decoder Coprocessor (TCP2)
... 160
4.2
Data Switch Fabric Connections
.................... 52
7.17
Serial RapidIO (SRIO) Port
........................ 162
4.3
Configuration Switch Fabric
......................... 53
7.18
General Purpose Input/Output (GPIO)
............. 174
4.4
Priority Allocation
.................................... 55
7.19
Emulation Features and Capability
................ 175
5
C64x+ Megamodule
.................................... 56
7.20
Semaphore
......................................... 179
5.1
Megamodule Diagram
............................... 56
7.21
Antenna Interface Subsystem
..................... 182
5.2
Memory Architecture
................................ 57
7.22
Frame Synchronization
............................ 195
5.3
Memory Protection
.................................. 60
8
Mechanical Data
....................................... 199
5.4
Bandwidth Management
............................ 62
8.1
Thermal Data
...................................... 199
5.5
Power-Down Control
................................ 62
8.2
Packaging Information
............................. 199
Contents
6
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