參數(shù)資料
型號: TMS32C6416DGLSA6E3
廠商: Texas Instruments, Inc.
元件分類: 數(shù)字信號處理
英文描述: FIXED-POINT DIGITAL SIGNAL PROCESSORS
中文描述: 定點數(shù)字信號處理器
文件頁數(shù): 128/141頁
文件大?。?/td> 2234K
代理商: TMS32C6416DGLSA6E3
TMS320C6414, TMS320C6415, TMS320C6416
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS146L
FEBRUARY 2001
REVISED JULY 2004
128
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251
1443
UTOPIA SLAVE TIMING [C6415 AND C6416 ONLY] (CONTINUED)
timing requirements for UTOPIA Slave transmit (see Figure 59)
NO.
5E0, A
5E0,
6E3, A
6E3,
7E3
UNIT
MIN
MAX
2
3
8
9
t
su(UXAV-UXCH)
t
h(UXCH-UXAV)
t
su(UXENBL-UXCH)
t
h(UXCH-UXENBL)
Setup time, UXADDR valid before UXCLK high
Hold time, UXADDR valid after UXCLK high
Setup time, UXENB low before UXCLK high
Hold time, UXENB low after UXCLK high
4
1
4
1
ns
ns
ns
ns
switching characteristics over recommended operating conditions for UTOPIA Slave transmit
(see Figure 59)
NO.
PARAMETER
5E0, A
5E0,
6E3, A
6E3,
7E3
UNIT
MIN
MAX
1
4
5
6
7
10
t
d(UXCH-UXDV)
t
d(UXCH-UXCLAV)
t
d(UXCH-UXCLAVL)
t
d(UXCH-UXCLAVHZ)
t
w(UXCLAVL-UXCLAVHZ)
t
d(UXCH-UXSV)
Delay time, UXCLK high to UXDATA valid
Delay time, UXCLK high to UXCLAV driven active value
Delay time, UXCLK high to UXCLAV driven inactive low
Delay time, UXCLK high to UXCLAV going Hi-Z
Pulse duration (low), UXCLAV low to UXCLAV Hi-Z
Delay time, UXCLK high to UXSOC valid
3
3
3
9
3
3
12
12
12
ns
ns
ns
ns
ns
ns
18.5
12
P47
P48
H1
N
0x1F
N
0x1F
N + 1
0x1F
N
N
10
8
4
3
2
1
UXCLK
UXDATA[7:0]
UXADDR[4:0]
UXCLAV
UXENB
UXSOC
9
P46
P45
0 x1F
The UTOPIA Slave module has signals that are middle-level signals indicating a high-impedance state (i.e., the UXCLAV and
UXSOC signals).
5
6
7
Figure 59. UTOPIA Slave Transmit Timing
相關PDF資料
PDF描述
TMS32C6414CGLSA6E3 FIXED-POINT DIGITAL SIGNAL PROCESSORS
TMS32C6414CZLZA6E3 FIXED-POINT DIGITAL SIGNAL PROCESSORS
TMS32C6414DZLZA6E3 FIXED-POINT DIGITAL SIGNAL PROCESSORS
TMS32C6414EGLSA6E3 FIXED-POINT DIGITAL SIGNAL PROCESSORS
TMS32C6415CZLZA6E3 FIXED-POINT DIGITAL SIGNAL PROCESSORS
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參數(shù)描述
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