
Tables
xxx
11–3
11–4
11–5
11–6
11–7
11–8
11–9
11–10 DMA Channels 0 and 1 (DMA0 and DMA1) Unified-Mode
Synchronization Interrupts
11–11
DMA Channels 2 to 5 (DMA2 to DMA5) Unified-Mode Synchronization Interrupts
11–12 DMA Channels 0 and 1 (DMA0 and DMA1) Split-Mode Synchronization Interrupts
11–13 DMA Channels 2 to 5 (DMA2 to DMA5) Split-Mode Synchronization Interrupts
12–1
Communication-Port Software Reset Address (’C44 and ’C40
12–2
PAU State Definitions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12–3
Summary of Input and Output FIFO Halting
12–4
Token Transfer Sequence
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12–5
Word Transfer Sequence
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12–6
Communication-Port Signals and Synchronizer Delays
14–1
Load-and-Store Instructions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14–2
Two-Operand Instructions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14–3
Three-Operand Instructions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14–4
Program Control Instructions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14–5
Interlocked Operations Instructions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14–6
Parallel Instructions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14–7
Output Value Formats
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14–8
Condition Codes and Flags
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14–9
Instruction Symbols
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14–10 CPU Register Symbols
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SYNC MODE Field Descriptions in Unified Mode
SYNC MODE Field Descriptions in Split Mode
START (AUX START) Field Descriptions
STATUS (AUX STATUS) Field Descriptions
DMA PRI Bits and CPU/DMA Arbitration Rules
TRANSFER MODE (AUX TRANSFER MODE) Field Descriptions
Effect of SYNC MODE and AUTOINIT MODE Bits in Autoinitialization
11-13
11-13
11-14
11-14
11-27
11-28
11-38
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11-44
11-45
11-46
11-46
12-10
12-11
12-14
12-21
12-24
12-28
14-3
14-4
14-6
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14-21
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5.0)
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