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參數(shù)資料
| 型號： | TMS320AV120 |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | MPEG Audio Decoder(MPEG音頻譯碼器) |
| 中文描述： | MPEG音頻解碼器（的MPEG音頻譯碼器） |
| 文件頁數(shù)： | 3/17頁 |
| 文件大?。?/td> | 380K |
| 代理商： | TMS320AV120 |
TMS320AV120
MPEG AUDIO DECODER
SCSS014A – MARCH 1994 – REVISED JANUARY 1996
3
POST OFFICE BOX 655303
DALLAS, TEXAS 75265
Terminal Functions
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TERMINAL
NAME
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NO.
Ancillary data output clock. The rising edge of ANCCLK signals that new valid data is available on
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frame containing the invalid data will be muted if necessary. If ERR_IN is not used, it should be tied low.
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description).
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37
O
from bypass mode requires a reset.
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Beginning of frame output, active low. Transitions low when the data on PCMOUT is the first bit of a new
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O
14
I
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Ground
Serial-data input error. A high level at ERR_IN indicates that the incoming data may not be correct. The
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24, 35
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Hardware synchronization. When HSYNC transitions high, the next 12 bits are assumed to be an
audio-frame synchronization word. Use of HSYNC is optional; if not used, it should be tied low.
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25
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41
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I
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right channel is being output. LRCLK oscillates at the audio-sampling rate. LRCLK is derived from
Serial-data input clock. PCM data at input SIN is set up to and loaded into the ’AV120 on the rising edge of
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OMODE1
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29, 33
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functionality of this output).
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Output-mode select. Determines whether one or both channels of an independent dual-channel stream
No connect. These terminals must be left floating.
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Table 3).
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I
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á
PCM serial-data output. Decompressed PCM data is output most significant bit first. PCM data is latched
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PCM clock. PCMCLK is used to generate SCLK and LRCLK. The PCMCLK frequency is selected based
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O
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O
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I
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RESET
I
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Serial PCM data output bit clock. SCLK oscillates at 32 times the sampling frequency for 16-bit PCM data
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39
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31
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42
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I
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á
additional bit of data is accepted. Subsequent data is ignored. SREQ goes high if RESET goes active (low)
Audio-data/timing-information select. SMODE low indicates that the data being input on SIN is
compressed audio. SMODE high indicates that the data being input at SIN is either a PTS (bit 33 low) or an
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and can be used to latch the new data. The first falling edge of STATCLK in each frame coincides with the
falling edge of BOF. STATCLK is synchronous with SCLK.
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