- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383995 > TE3-MUX (INFINEON TECHNOLOGIES AG) Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 PDF資料下載
參數(shù)資料
| 型號： | TE3-MUX |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 通信及網(wǎng)絡 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 32/211頁 |
| 文件大?。?/td> | 2567K |
| 代理商： | TE3-MUX |
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PEB 3445 E
General Overview
Data Sheet
32
2001-06-29
3.2
Block Description
32 port line selector/tributary mapper
This structure allows the user to connect any DS1/E1 signal to a specified tributary of
any M12 module. Therefore it maps 32 DS1/E1 signals into 28 DS1 time slots or 21 E1
time slots of the DS3 signal.
The four remaining spare ports can be used for microcontroller based protection, e.g.
they can be operated in stand-by mode. They can also be used to interface an external
test unit to test any DS1/E1.
M12 multiplexer/demultiplexer and DS2 framer
There are seven independent M12 multiplexer/demultiplexer modules in the chip. Each
module can operate in either ANSI T1.107, ANSI T1.107a or ITU-T G.747 mode. In other
words, a module can either map 4 DS1/J1 to one DS2 or 3 E1 to one DS2. When
mapping DS1 signals into DS2 signals the M12 multiplexer performs inversion of the
second and fourth DS1 signal. The DS2 framer performs frame and multi-frame
alignment in receive direction and vice versa inserts the framing bits according to ANSI
T1.107, ANSI T1.107a or ITU-T G.747. It detects loopback requests or enables insertion
of loopback requests under microprocessor control.
M23 multiplexer/demultiplexer and DS3 framer
In channelized operating mode the M23 multiplexer/demultiplexer maps/demaps seven
DS2 signals (generated by the M12 multiplexer/demultiplexer and DS2 framer) into/from
M13 asynchronous format or C-bit parity format. In unchannelized mode one logical
input stream is mapped into the information bits of the DS3 stream according to ANSI
T1.107, ANSI T1.107a. The DS3 framer performs frame and multiframe alignment in
receive direction and inserts the frame and multiframe alignment bits. Access to the DS3
overhead bits is provided by an additional overhead interface or via internal registers. An
integrated signalling controller supports the Far End Alarm and Control Channel and the
C-bit Parity Path Maintenance Data Link in DMA or interrupt mode. Performance
monitoring provides counting of framing bit errors, parity errors, CP-bit errors, far end
block errors, excessive zeros and line code violations. The framer detects loopback
requests and allows insertion of loopbacks under microprocessor control.
BERT/PRBS generator/detector
The device has an integrated bit error rate tester. It is a programmable pseudo random
bit sequence generator/monitor capable of supporting any smart jack loopback code
from 2 to 32 bits in length and with a programmable feedback tap. The monitor can detect
the incoming pattern and transmit the same pattern towards the far end of any low speed/
high speed port.
相關PDF資料 |
PDF描述 |
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