參數(shù)資料
型號(hào)： TDA5230
廠商： INFINEON TECHNOLOGIES AG
元件分類： 消費(fèi)家電
英文描述： SPECIALTY CONSUMER CIRCUIT, PDSO28
封裝： GREEN, PLASTIC, TSSOP-28
文件頁(yè)數(shù)： 23/186頁(yè)
文件大?。?/td> 3820K
代理商： TDA5230
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Data Sheet
115
Version 4.0, 2007-06-01
TDA523x
Functional Description
2.4.15
Data FIFO
The Data FIFO is the storage for the received data frames. It is written during data
reception. The host microcontroller is able to start reading via SPI right after frame sync
(interrupt). The FIFO can store up to 128 received data bits. If the expected data
transmission contains more bits (note that in TSI 8-Bit Mode Extended the first bit is used
to indicate which of the two TSI pattern has matched), reading must start after frame
sync to prevent an overrun.
Architecture:
The 128-bit data FIFO is based on a bit addressable 2-port memory architecture.
Figure 60
Data FIFO
The write port is controlled by the Digital Receiver using the Write Address Pointer.
Writing data into the FIFO starts with the detection of a TSI. The Write Address Pointer
is incremented with each data clock signal generated by the Digital Receiver. The read
port is controlled by the SPI controller using the Read Address Pointer. Each bit read
from the SPI controller increments the Read Address Pointer. The Read and Write
Write Address
Pointer
(Up-Counter)
1 of 8 Decoder
1
of
1
6
D
e
c
ode
r
byte 0
RESET
byte 3
byte 2
byte 1
byte 4
byte 7
byte 6
byte 5
byte 8
byte 11
byte 10
byte 9
byte 12
byte 15
byte 14
byte 13
Out
0
1
2
3
4
5
6
7
Bit-Address
0
1
2
3
4
5
6
7
In
from
Digital-
Receiver
Data Clock
FSync
Data
EOM
1
of
1
6
D
e
c
ode
r
8 to 1 MUX
Read Address
Pointer
(Up-Counter)
RESET
Bit-Address
SCLK
Write-Port
Read-Port
ENABLE
SDO
SDO-Frame
Generator
to
SPI-Bus
FIFO-
Controller
ENABLE
FIFO-Overflow
# of Valid Bits
FIFOLK
128-bit
Memory-Array
from
Digital-
Receiver
InitFIFO
INITFIFO
FSINITFIFO
from FSM
fifolk
to FSM
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PDF描述
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