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參數(shù)資料
| 型號： | ST90R158T1 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 8/16-BIT MCU FAMILY WITH UP TO 64K ROM/OTP/EPROM AND UP TO 2K RAM |
| 中文描述： | 微控制器16位產(chǎn)品的家庭多達64K的ROM /檢察官/ EPROM和2K的內(nèi)存 |
| 文件頁數(shù)： | 177/190頁 |
| 文件大?。?/td> | 1152K |
| 代理商： | ST90R158T1 |
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177/190
ST90158 - ELECTRICAL CHARACTERISTICS
EXTERNAL BUS TIMING TABLE
(V
DD
= 5V
±
10%, T
A
= -40
°
C + 85
°
C, Cload = 50pF, INTCLK = 16MHz, unless otherwise specified)
Note:
The value in the lefthand column shows the formula used tocalculate the timing minimum ormaximum from the oscillator clock period,
prescale value and number of wait cycles inserted.
The values in the right hand two columns show the timing minimum and maximum for an external clock at 24 MHz divided by 2, prescaler
value of zero and zero wait status.
Legend
:
Tck = INTCLK period = OSCIN period when OSCIN is not divided by 2;
2*OSCIN period when OSCIN is divided by 2;
OSCIN period / PLL factor when the PLL is enabled
TckH = INTCLK high pulse width (normally = Tck/2, except when INTCLK = OSCIN, in which case it is OSCIN high pulse width)
TckL = INTCLK low pulse width (normally = Tck/2, except when INTCLK = OSCIN, in which case it is OSCIN low pulse width)
P = clock prescaling value (=PRS; division factor = 1+P)
Wa = wait cycles on AS; =max (P, programmed wait cycles in EMR2, requested wait cycles with WAIT)
Wd = wait cycles on DS; = max (P, programmed wait cycles in WCR, requested wait cycles with WAIT)
N
°
Symbol
Parameter
Value (Note)
Formula
Unit
Min. Max.
23
28
1
2
3
4
5
6
7
8
9
TsA (AS)
ThAS (A)
TdAS (DR)
TwAS
TdAz (DS)
TwDS
TdDSR (DR)
ThDR (DS)
TdDS (A)
TdDS (AS)
TsR/W (AS)
TdDSR (R/W)
TdDW (DSW)
TsD(DSW)
ThDS (DW)
TdA (DR)
TdAs (DS)
Address Set-up Time before AS
↑
Address Hold Time after AS
↑
AS
↑
to Data Available (read)
AS Low Pulse Width
Address Float to DS
↓
DS Low Pulse Width
DS
↓
to Data Valid Delay (read)
Data to DS
↑
Hold Time (read)
DS
↑
to Address Active Delay
DS
↑
to AS
↓
Delay
R/W Set-up Time before AS
↑
DS
↑
to R/W and Address Not Valid Delay
Write Data Valid to DS
↓
Delay
Write Data Set-up before DS
↑
Data Hold Time after DS
↑
(write)
Address Valid to Data Valid Delay (read)
AS
↑
to DS
↓
Delay
Tck*Wa+TckH-9
TckL-4
Tck*(Wd+1)+3
Tck*Wa+TckH-5
0
Tck*Wd+TckH-5
Tck*Wd+TckH+4
7
TckL+11
TckL-4
Tck*Wa+TckH-17
TckL-1
-16
Tck*Wd+TckH-16
TckL-3
Tck*(Wa+Wd+1)+TckH-7
TckL-6
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
65
27
0
27
35
7
43
28
15
31
-16
16
29
10
11
12
13
14
15
16
17
86
26
1
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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