參數(shù)資料
型號： ST72T2311R9T6
廠商： 意法半導體
英文描述： 8-BIT MCU WITH NESTED INTERRUPTS, EEPROM, ADC, 16-BIT TIMERS, 8-BIT PWM ART, SPI, SCI, CAN INTERFACES
中文描述： 8位嵌套中斷，EEPROM存儲器，模數(shù)轉(zhuǎn)換器，16位定時器，8位PWM藝術(shù)，SPI和脊髓損傷，微控制器的CAN接口
文件頁數(shù)： 83/164頁
文件大?。?/td> 1043K
代理商： ST72T2311R9T6
ST72311R, ST72511R, ST72512R, ST72532R
25/164
5.2 RESET SEQUENCE MANAGER (RSM)
5.2.1 Introduction
The reset sequence manager includes three RE-
SET sources as shown in Figure 12:
s
External RESET source pulse
s
Internal LVD RESET (Low Voltage Detection)
s
Internal WATCHDOG RESET
These sources act on the RESET pin and it is al-
ways kept low during the delay phase.
The RESET service routine vector is fixed at ad-
dresses FFFEh-FFFFh in the ST7 memory map.
The basic RESET sequence consists of 3 phases
as shown in Figure 11:
s
Delay depending on the RESET source
s
4096 CPU clock cycle delay
s
RESET vector fetch
The 4096 CPU clock cycle delay allows the oscil-
lator to stabilise and ensures that recovery has
taken place from the Reset state.
The RESET vector fetch phase duration is 2 clock
cycles.
Figure 11. RESET Sequence Phases
Figure 12. Reset Block Diagram
RESET
DELAY
INTERNAL RESET
4096 CLOCK CYCLES
FETCH
VECTOR
fCPU
COUNTER
RESET
RON
VDD
WATCHDOG RESET
LVD RESET
INTERNAL
RESET
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PDF描述
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