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參數(shù)資料
| 型號： | ST72T2311R6T3S |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 8-BIT MCU WITH NESTED INTERRUPTS, EEPROM, ADC, 16-BIT TIMERS, 8-BIT PWM ART, SPI, SCI, CAN INTERFACES |
| 中文描述： | 8位嵌套中斷，EEPROM存儲(chǔ)器，模數(shù)轉(zhuǎn)換器，16位定時(shí)器，8位PWM藝術(shù)，SPI和脊髓損傷，微控制器的CAN接口 |
| 文件頁數(shù)： | 60/164頁 |
| 文件大?。?/td> | 1043K |
| 代理商： | ST72T2311R6T3S |
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ST72311R, ST72511R, ST72512R, ST72532R
152/164
12.12 8-BIT ADC CHARACTERISTICS
Subject to general operating condition for VDD,fOSC, and TA unless otherwise specified.
Figure 91. Typical Application with ADC
Notes:
1. Unless otherwise specified, typical data are based on TA=25°C and VDD-VSS=5V. They are given only as design guide-
lines and are not tested.
2. When VDDA and VSSA pins are not available on the pinout, the ADC refer to VDD and VSS.
3. Any added external serial resistor will downgrade the ADC accuracy (especially for resistance greater than 10k
). Data
based on characterization results, not tested in production.
4. The stabilization time of the AD converter is masked by the first tLOAD. The first conversion after the enable is then
always valid.
Symbol
Parameter
Conditions
Min
Typ 1)
Max
Unit
fADC
ADC clock frequency
4
MHz
VAIN
Conversion range voltage 2)
VSSA
VDDA
V
RAIN
External input resistor
15 3)
k
RADC
Internal input resistor
1.5
k
CADC
Internal sample and hold capacitor
6
pF
tSTAB
Stabilization time after ADC enable
fCPU=8MHz, fADC=4MHz
0 4)
s
tLOAD
Sample capacitor loading time
1
4
s
1/fADC
tCONV
Hold conversion time
2.250
9
s
1/fADC
AINx
ST72XXX
CIO
0.1
F
VDD
IL
±1A
VT
0.6V
VT
0.6V
RADC
CADC
0.1
F
SAMPLING SWITCH
VAIN
RAIN
VDDA
VSSA
0.1
F
VDD
1k
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PDF描述 |
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