參數(shù)資料
型號： ST72F324J4
英文描述： 8-BIT MCU WITH NESTED INTERRUPTS. FLASH. 10-BIT ADC. 4 TIMERS. SPI. SCI INTERFACE
中文描述： 8位微控制器嵌套中斷。閃光。 10位ADC。 4定時(shí)器。的SPI。 SCI接口
文件頁數(shù)： 21/161頁
文件大?。?/td> 2070K
代理商： ST72F324J4
ST72324
117/161
OPERATING CONDITIONS (Cont’d)
12.3.3 Operating Conditions with Low Voltage Detector (LVD)
Subject to general operating conditions for VDD, fCPU, and TA.
Notes:
1. Data based on characterization results, not tested in production.
2. When VtPOR is faster than 100 s/V, the Reset signal is released after a delay of max. 42s after VDD crosses the
VIT+(LVD) threshold.
3. If the medium or low thresholds are selected, the detection may occur outside the specified operating voltage range.
Below 3.8V, device operation is not guaranteed.
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
VIT+(LVD)
Reset release threshold
(VDD rise)
VD level = High in option byte
4.0 1)
4.2
4.5
V
VD level = Med. in option byte3)
VD level = Low in option byte3)
3.55 1)
2.95 1)
3.75
3.15
4.01)
3.351)
VIT-(LVD)
Reset generation threshold
(VDD fall)
VD level = High in option byte
3.8
4.0
4.25 1)
VD level = Med. in option byte3)
VD level = Low in option byte3)
3.351)
2.81)
3.55
3.0
3.751)
3.15 1)
Vhys(LVD)
LVD voltage threshold hysteresis 1)
VIT+(LVD)-VIT-(LVD)
150
200
250
mV
VtPOR
VDD rise time
1)2)
6
∝
s/V
tg(VDD)
VDD glitches filtered (not detected)
by LVD 1)
40
ns
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PDF描述
ST72F324J6 8-BIT MCU WITH NESTED INTERRUPTS. FLASH. 10-BIT ADC. 4 TIMERS. SPI. SCI INTERFACE
ST72F324K2 8-BIT MCU WITH NESTED INTERRUPTS. FLASH. 10-BIT ADC. 4 TIMERS. SPI. SCI INTERFACE
ST72F324K4 64Mb EDO/FPM - OBSOLETE
ST72F324K6 64Mb EDO/FPM - OBSOLETE
ST72F611F1 64Mb EDO/FPM - OBSOLETE
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參數(shù)描述
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