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參數(shù)資料
| 型號(hào)： | ST16C650A |
| 廠商： | Exar Corporation |
| 英文描述： | 2.90V TO 5.5V UART WITH 32-BYTE FIFO |
| 中文描述： | 2.90V至5.5V UART的32字節(jié)FIFO |
| 文件頁(yè)數(shù)： | 48/53頁(yè) |
| 文件大?。?/td> | 666K |
| 代理商： | ST16C650A |
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ST16C650A
2.90V TO 5.5V UART WITH 32-BYTE FIFO
á
REV. 5.0.0
48
F
IGURE
28. T
RANSMIT
R
EADY
& I
NTERRUPT
T
IMING
[FIFO M
ODE
, DMA M
ODE
D
ISABLED
]
F
IGURE
29. T
RANSMIT
R
EADY
& I
NTERRUPT
T
IMING
[FIFO M
ODE
, DMA M
ODE
E
NABLED
]
TX
TXRDY#
IOW#
(Loading data
into FIFO)
INT*
D0:D7
S
D0:D7
T
D0:D7
S
D0:D7
S
T
D0:D7
S
T
T
D0:D7
S
T
Start
Bit
Stop
Bit
T
WRI
(Unloading)
Last Data Byte
Transmitted
TX FIFO fills up
to trigger level
TX FIFO drops
below trigger level
Data in
TX FIFO
TX FIFO
Empty
T
WT
T
SRT
TX FIFO
Empty
T
T
S
T
SI
ISR is read
IER[1]
enabled
ISR is read
*INT is cleared when the ISR is read or when TX FIFO fills up to the trigger level.
TX
TXRDY#
IOW#
(Loading data
into FIFO)
INT*
D0:D7
S
TXDMA
D0:D7
S
D0:D7
T
D0:D7
S
D0:D7
S
T
D0:D7
S
T
T
D0:D7
S
T
Start
Bit
Stop
Bit
T
WRI
T
(Unloading)
Last Data Byte
Transmitted
TX FIFO fills up
to trigger level
TX FIFO drops
below trigger level
At least 1
empty location
in FIFO
T
SRT
TX FIFO
Full
T
WT
T
SI
ISR Read
ISR Read
*INT cleared when the ISR is read or when TX FIFO fills up to trigger level.
IER[1]
enabled
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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