參數(shù)資料
型號： SSTUAF32866BHLFT
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 鎖存器
英文描述： 32866 SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA96
封裝： LEAD FREE, MO-205CC, BGA-96
文件頁數(shù)： 4/30頁
文件大小： 599K
代理商： SSTUAF32866BHLFT
ICSSSTUAF32866B
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
12
ICSSSTUAF32866B
7096/13
Terminal Functions
Terminal Name
Electrical
Characteristics
Description
GND
Ground Input
Ground
VDD
1.8V nominal
Power Supply Voltage
VREF
0.9V nominal
Input Reference Clock
ZOH
Input
Reserved for future use
ZOL
Input
Reserved for future use
CLK
Differential Input
Positive Master Clock Input
CLK
Differential Input
Negative Master Clock Input
C0, C1
LVCMOS Input
Configuration Control Inputs
RESET
LVCMOS Input
Asynchronous Reset Input. Resets registers and disables VREF
data and clock differential-input receivers.
CSR, DCS
SSTL_18 Input
Chip Select Inputs. Disables outputs D1 - D24 output switching
when both inputs are HIGH.
D1 - D25
SSTL_18 Input
Data Input. Clocked in on the crossing of the rising edge of CLK
and the falling edge of CLK.
DODT
SSTL_18 Input
The outputs of this register bit will not be suspended by the DCS
and CSR controls
DCKE
SSTL_18 Input
The outputs of this register bit will not be suspended by the DCS
and CSR controls
Q1 - Q25
1.8V CMOS
Data Outputs that are suspended by the DCS and CSR controls
QCS
1.8V CMOS
Data Output that will not be suspended by the DCS and CSR
controls
QODT
1.8V CMOS
Data Output that will not be suspended by the DCS and CSR
controls
QCKE
1.8V CMOS
Data Output that will not be suspended by the DCS and CSR
controls
PPO
1.8V CMOS
Partial Parity Output. Indicates off parity of D1 - D25
PAR_IN
SSTL_18 Input
Parity Input arrives one cycle after corresponding data input
QERR
Open Drain Output
Output Error bit, generated one cycle after the corresponding data
output
相關PDF資料
PDF描述
SSTUAF32869AHLFT 32869 SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA150
SSTUB32864EC/G 32864 SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PBGA96
SSTUB32868ET/S 32868 SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA176
SSTUG32865ET/S SSTU SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA160
SSTUG32868ET/G 32868 SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PBGA176
相關代理商/技術參數(shù)
參數(shù)描述
SSTUAF32866CHLF 功能描述:IC REGIST BUFF 25BIT DDR2 96-BGA RoHS:是 類別:集成電路 (IC) >> 邏輯 - 專用邏輯 系列:- 產(chǎn)品變化通告:Product Discontinuation 25/Apr/2012 標準包裝:1,500 系列:74SSTV 邏輯類型:DDR 的寄存緩沖器 電源電壓:2.3 V ~ 2.7 V 位數(shù):14 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:48-TFSOP（0.240"，6.10mm 寬） 供應商設備封裝:48-TSSOP 包裝:帶卷 (TR)
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SSTUAF32868AHLF 功能描述:寄存器 RoHS:否 制造商:NXP Semiconductors 邏輯類型:CMOS 邏輯系列:HC 電路數(shù)量:1 最大時鐘頻率:36 MHz 傳播延遲時間: 高電平輸出電流:- 7.8 mA 低電平輸出電流:7.8 mA 電源電壓-最大:6 V 最大工作溫度:+ 125 C 封裝 / 箱體:SOT-38 封裝:Tube
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SSTUAF32868BHLF 功能描述:IC REG BUFFER 28BIT DDR2 176BGA RoHS:是 類別:集成電路 (IC) >> 邏輯 - 專用邏輯 系列:- 產(chǎn)品變化通告:Product Discontinuation 25/Apr/2012 標準包裝:1,500 系列:74SSTV 邏輯類型:DDR 的寄存緩沖器 電源電壓:2.3 V ~ 2.7 V 位數(shù):14 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:48-TFSOP（0.240"，6.10mm 寬） 供應商設備封裝:48-TSSOP 包裝:帶卷 (TR)
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