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參數(shù)資料
| 型號： | SPAKXC16Z1CFC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 25 MHz, MICROCONTROLLER, PQFP132 |
| 封裝： | PLASTIC, SMT-132 |
| 文件頁數(shù)： | 86/200頁 |
| 文件大?。?/td> | 1383K |
| 代理商： | SPAKXC16Z1CFC25 |
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MOTOROLA
M68HC16ZEC25/D
4
NOTES:
1. Tested with a 32.768 kHz reference.
2. All internal registers retain data at 0 Hz.
3. Assumes that stable VDDSYN is applied, and that the crystal oscillator is stable. Lock time is
measured from the time VDD and VDDSYN are valid until RESET is released. This specifica-
tion also applies to the period required for PLL lock after changing the W and Y frequency
control bits in the synthesizer control register (SYNCR) while the PLL is running, and to the
period required for the clock to lock after LPSTOP.
4. Internal VCO frequency (fVCO) is determined by SYNCR W and Y bit values.
The SYNCR X bit controls a divide-by-two circuit that is not in the synthesizer feedback loop.
When X = 0, the divider is enabled, and fsys = fVCO ÷ 4.
When X = 1, the divider is disabled, and fsys = fVCO ÷ 2.
X must equal one when operating at maximum specified fsys.
5. This parameter is periodically sampled rather than 100% tested.
6. Assumes that a low-leakage external filter network is used to condition clock synthesizer in-
put voltage. Total external resistance from the XFC pin due to external leakage must be
greater than 15 M
to guarantee this specification. Filter network geometry can vary de-
pending upon operating environment.
7. Proper layout procedures must be followed to achieve specifications.
8. Jitter is the average deviation from the programmed frequency measured over the specified
interval at maximum fsys. Measurements are made with the device powered by filtered sup-
plies and clocked by a stable external clock signal. Noise injected into the PLL circuitry via
VDDSYN and VSS and variation in crystal oscillator frequency increase the Jclk percentage
for a given interval. When jitter is a critical constraint on control system operation, this param-
eter should be measured during functional testing of the final system.
Table A–4 Clock Control Timing
(V
DD and VDDSYN = 5.0 Vdc ± 5%, VSS = 0 Vdc, TA = TL to TH, Stable External Reference)
1
Num
Characteristic
Symbol
Minimum
Maximum
Unit
1
PLL Reference Frequency Range
fref
25
50
kHz
2
System Frequency2
On-Chip PLL System Frequency
External Clock Operation
fsys
dc
0.131
dc
25.17
MHz
3
PLL Lock Time3,5,6,7
tlpll
—20
ms
4
VCO Frequency4
fVCO
—
2 (fsys max)
MHz
5
Limp Mode Clock Frequency
SYNCR X bit = 0
SYNCR X bit = 1
f
limp
—
fsys max /2
fsys max
MHz
6
CLKOUT Jitter5,6,7,8
Short term (5
s interval)
Long term (500
s interval)
J
clk
–1.0
–0.5
1.0
0.5
%
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參數(shù)描述 |
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