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參數(shù)資料
| 型號： | SPAKXC16Z1CFC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 25 MHz, MICROCONTROLLER, PQFP132 |
| 封裝： | PLASTIC, SMT-132 |
| 文件頁數(shù)： | 80/200頁 |
| 文件大?。?/td> | 1383K |
| 代理商： | SPAKXC16Z1CFC25 |
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MOTOROLA
M68HC16ZEC20/D
26
NOTES:
1. Conversion accuracy varies with fADCLK rate. Reduced conversion accuracy occurs at maximum.
NOTES:
1. At VRH –VRL= 5.12 V, one 10-bit count = 5 mV and one 8-bit count = 20 mV.
2. 8-bit absolute error of 1 count (20 mV) includes 1/2 count (10 mV) inherent quantization error and 1/2
count (10 mV) circuit (differential, integral, and offset) error.
3. Conversion accuracy varies with fADCLK rate. Reduced conversion accuracy occurs at maximum fAD-
CLK. Assumes that minimum sample time (2 ADC Clocks) is selected.
4. 10-bit absolute error of 2.5 counts (12.5 mV) includes 1/2 count (2.5 mV) inherent quantization error
and 2 counts (10 mV) circuit (differential, integral, and offset) error.
5. Maximum source impedance is application-dependent. Error resulting from pin leakage depends on
junction leakage into the pin and on leakage due to charge-sharing with internal capacitance.
Error from junction leakage is a function of external source impedance and input leakage current. Ex-
pected error in result value due to junction leakage is expressed in voltage (VERRJ):
VERRJ = RS X IOFF
where IOFF is a function of operating temperature, as shown in Table A–11.
Charge-sharing leakage is a function of input source impedance, conversion rate, change in voltage
between successive conversions, and the size of the decoupling capacitor used. Error levels are best
determined empirically. In general, continuous conversion of the same channel may not be compatible
with high source impedance.
Table A–12 ADC AC Characteristics (Operating)
(VDD and VDDA = 5.0 Vdc ± 5%, VSS = 0 Vdc, TA within operating temperature range)
Num
Parameter
Symbol
Min
Max
Unit
1
ADC Clock Frequency
fADCLK
0.5
2.1
MHz
2
8-bit Conversion Time1
fADCLK = 1.0 MHz
fADCLK = 2.1 MHz
tCONV
15.2
7.6
—
s
3
10-bit Conversion Time1
fADCLK = 1.0 MHz
fADCLK = 2.1 MHz
tCONV
17.1
8.6
—
s
4
Stop Recovery Time
tSR
—10
s
Table A–13 ADC Conversion Characteristics (Operating)
(VDD and VDDA = 5.0 Vdc ± 5%, VSS = 0 Vdc, TA = TL to TH,
0.5 MHz
≤ f
ADCLK ≤ 1.0 MHz, 2 clock input sample time)
Num
Parameter
Symbol
Min
Typical
Max
Unit
1
8-bit Resolution1
1 Count
—
20
—
mV
2
8-bit Differential Nonlinearity
DNL
–0.5
—
0.5
Counts
3
8-bit Integral Nonlinearity
INL
–1
—
1
Counts
4
8-bit Absolute Error2
AE
–1
—
1
Counts
5
10-bit Resolution1
1 Count
—
5
—
mV
6
10-bit Differential Nonlinearity3
DNL
–0.5
—
0.5
Counts
7
10-bit Integral Nonlinearity3
INL
–2.0
—
2.0
Counts
8
10-bit Absolute Error3,4
AE
–2.5
—
2.5
Counts
9
Source Impedance at Input5
RS
—20—
k
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