參數(shù)資料
型號(hào)： SMJ320C6414DGADW60
廠商： TEXAS INSTRUMENTS INC
元件分類： 數(shù)字信號(hào)處理
英文描述： 64-BIT, 75 MHz, OTHER DSP, CPGA570
封裝： 33 X 33 MM, CERAMIC, FCPGA-570
文件頁數(shù)： 47/134頁
文件大?。?/td> 1997K
代理商： SMJ320C6414DGADW60
SMJ320C6414, SMJ320C6415, SMJ320C6416
FIXEDPOINT DIGITAL SIGNAL PROCESSORS
SGUS050A JANUARY 2004 REVISED MARCH 2004
2
POST OFFICE BOX 1443
HOUSTON, TEXAS 772511443
Table of Contents
bootmode
75
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
absolute maximum ratings over operating case
temperature range
76
. . . . . . . . . . . . . . . . . . . . . . . . . .
recommended operating conditions
76
. . . . . . . . . . . . . . . .
electrical characteristics over recommended ranges of
supply voltage and operating case temperature
77
.
recommended clock and control signal transition
behavior
77
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
parameter measurement information
78
. . . . . . . . . . . . . . .
input and output clocks
80
. . . . . . . . . . . . . . . . . . . . . . . . . . .
asynchronous memory timing
84
. . . . . . . . . . . . . . . . . . . . .
programmable synchronous interface timing
88
. . . . . . . .
synchronous DRAM timing
93
. . . . . . . . . . . . . . . . . . . . . . . .
HOLD/HOLDA timing
103
. . . . . . . . . . . . . . . . . . . . . . . . . . .
BUSREQ timing
104
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
reset timing
105
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
external interrupt timing
107
. . . . . . . . . . . . . . . . . . . . . . . . .
host-port interface (HPI) timing
108
. . . . . . . . . . . . . . . . . . .
peripheral component interconnect (PCI) timing
[C6415 and C6416 only]
113
. . . . . . . . . . . . . . . . . . . .
multichannel buffered serial port (McBSP) timing
116
. . . .
UTOPIA slave timing [C6415 and C6416 only]
124
. . . . . .
timer timing
127
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
general-purpose input/output (GPIO) port timing
128
. . . .
JTAG test-port timing
129
. . . . . . . . . . . . . . . . . . . . . . . . . . .
mechanical data
130
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
revision history
3
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
GAD PGA package (bottom view)
3
. . . . . . . . . . . . . . . . . . . . .
description
4
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
device characteristics
5
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
device compatibility
6
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
functional block and CPU (DSP core) diagram
7
. . . . . . . . . . .
CPU (DSP core) description
8
. . . . . . . . . . . . . . . . . . . . . . . . . .
memory map summary
11
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
peripheral register descriptions
13
. . . . . . . . . . . . . . . . . . . . . . .
EDMA channel synchronization events
26
. . . . . . . . . . . . . . . .
interrupt sources and interrupt selector
28
. . . . . . . . . . . . . . . .
signal groups description
30
. . . . . . . . . . . . . . . . . . . . . . . . . . . .
device configurations
35
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
multiplexed pins
39
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
debugging considerations
39
. . . . . . . . . . . . . . . . . . . . . . . . . . .
terminal functions
41
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
development support
62
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
documentation support
66
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
clock PLL
67
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
general-purpose input/output (GPIO)
70
. . . . . . . . . . . . . . . . . .
power-down mode logic
71
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
power-supply sequencing
73
. . . . . . . . . . . . . . . . . . . . . . . . . . . .
power-supply decoupling
73
. . . . . . . . . . . . . . . . . . . . . . . . . . . .
IEEE 1149.1 JTAG compatibility statement
74
. . . . . . . . . . . . .
EMIF device speed
74
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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