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參數(shù)資料
| 型號： | SED1330FBB |
| 元件分類： | 顯示控制器 |
| 英文描述： | 640 X 256 DOTS DOT MAT LCD DSPL CTLR, PQFP60 |
| 封裝： | PLASTIC, QFP6-60 |
| 文件頁數(shù)： | 9/14頁 |
| 文件大?。?/td> | 67K |
| 代理商： | SED1330FBB |
128
DC ELECTRICAL CHARACTERISTICS
Parameter
Symbol
Condition
Min
Typ
Max
Unit
Operating voltage
VDD
4.5
5.0
5.5
V
Register data retention voltage
VOH
2.0
—
6.0
V
High level input voltage
VIHT
D0 to D7, A0, CS, RD, WR,
2.2
—
VDD+0.3
V
Low level input voltage
VILT
VD0 to VD7, IOH= –5.0mA,
–0.3
—
0.8
V
High level output voltage
VOHT
IOL=5.0mA, VR/W, VCE,
2.4
—
V
Low level output voltage
VOLT
REF
—
0.4
V
High level input voltage
VIHC
IOH=1.6mA, IOL= –1.6mA,
0.8VDD
——
V
Low level input voltage
VILC
SEL1, 2, SYNC, YD, XD0 to
—
0.2VDD
V
High level output voltage
VOHC
XD3, XSCL, XECL, LP, FR, VDD–0.4
—
V
Low level output voltage
VOLC
YSCL, YDIS, OSC1, OSC2
—
0.4
V
Positive trigger threshold voltage
VT+
RES *
0.5VDD 0.7VDD 0.8VDD
V
Negative trigger threshold voltage
VT–
0.2VDD 0.3VDD 0.5VDD
V
Input leakage current
ILI
VI=VDD or VSS
—
0.05
2.0
A
Output leakage current
ILO
—
0.10
5.0
A
Average operating current
IDDA
—8
12
mA
Standby current
IDDS
—
0.05
20
A
Oscillation frequency
fOSC
AT X’tal
1.0
—
10.0
MHz
External clock frequency
fCLK
XG, XD
—
10.0
MHz
Feed back resistance
Rf
0.5
1.0
5.0
M
T
L
C
M
O
S
SCHMITT
fOSC=10MHz, No load
(No external V-RAM)
XG=CS=VDD
* RES input pulse should be longer than 1.0ms.
VL5 should be OFF when RES is “L”.
(VDD = 5V
±10%, VSS = 0V, Ta = –20 to 75°C)
SED1330
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SED1335FOA | DOT MAT LCD DSPL CTLR, PQFP60 |
| SED1336F0A | 640 X 256 DOTS DOT MAT LCD DSPL CTLR, PQFP60 |
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| SED1351F0A | DOT MAT LCD DSPL CTLR, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| SED1335D0A | 制造商:EPSON 制造商全稱:EPSON 功能描述:LCD Controller ICs |
| SED1335F | 制造商:EPSON 制造商全稱:EPSON 功能描述:LCD Controller ICs |
| SED1335F0A | 制造商:EPSON 制造商全稱:EPSON 功能描述:LCD Controller ICs |
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