參數(shù)資料
型號(hào)： SC9S12XF512J0VLMR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, QFP112
封裝： LQFP-112
文件頁(yè)數(shù)： 855/1306頁(yè)
文件大?。?/td> 8007K
代理商： SC9S12XF512J0VLMR
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Chapter 13 FlexRay Communication Controller (FLEXRAY)
MC9S12XF - Family Reference Manual, Rev.1.19
592
Freescale Semiconductor
13.6.11 External Clock Synchronization
The application of the external rate and offset correction is triggered when the application writes to the
EOC_AP and ERC_AP elds in the Protocol Operation Control Register (POCR). The PE applies the
external correction values in the next even-odd cycle pair as shown in Figure 13-136 and Figure 13-137.
NOTE
The values provided in the EOC_AP and ERC_AP elds are the values that
were written from the application most recently. If these value were already
applied, they will not be applied in the current cycle pair again.
If the offset correction applied in the NIT of cycle 2n+1 shall be affect by the external offset correction,
the EOC_AP eld must be written to after the start of cycle 2n and before the end of the static segment of
cycle 2n+1. If this eld is written to after the end of the static segment of cycle 2n+1, it is not guaranteed
that the external correction value is applied in cycle 2n+1. If the value is not applied in cycle 2n+1, then
the value will be applied in the cycle 2n+3. Refer to Figure 13-136 for timing details.
Figure 13-136. External Offset Correction Write and Application Timing
If the rate correction for the cycle pair [2n+2, 2n+3] shall be affect by the external offset correction, the
ERC_AP eld must be written to after the start of cycle 2n and before the end of the static segment start
of cycle 2n+1. If this eld is written to after the end of the static segment of cycle 2n+1, it is not guaranteed
that the external correction value is applied in cycle pair [2n+2, 2n+3]. If the value is not applied for cycle
pair [2n+2, 2n+3], then the value will be applied for cycle pair [2n+4, 2n+5]. Refer to Figure 13-137 for
details.
Figure 13-137. External Rate Correction Write and Application Timing
13.6.12 Sync Frame ID and Sync Frame Deviation Tables
The FlexRay protocol requires the provision of a snapshot of the Synchronization Frame ID tables for the
even and odd communication cycle for both channels. The FlexRay block provides the means to write a
copy of these internal tables into the FRM and ensures application access to consistent tables by means of
table locking. Once the application has locked the table successfully, the FlexRay block will not overwrite
these tables and the application can read a consistent snapshot.
static segment
NIT
static segment
NIT
EOC_AP write window
EOC_AP application
cycle 2n
cycle 2n+1
static segment
NIT
ERC_AP write window
ERC_AP application
cycle 2n
static segment
NIT
cycle 2n+1
static segment
NIT
cycle 2n+2
static segment
NIT
cycle 2n+3
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PDF描述
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SC9S12XS128J1CAE 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12 Microcontrollers
SC9S12XS128J1CAER 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12 Microcontrollers
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