
SC140 DSP Core Reference Manual
v
2.3.6
2.3.6.1
2.3.6.1.1
2.3.6.2
2.3.7
2.4
2.4.1
2.4.1.1
2.4.1.2
2.4.2
2.4.2.1
2.4.2.2
2.4.2.3
2.4.2.4
2.4.2.5
2.4.2.6
Bit Mask Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-48
Bit Mask Test and Set (Semaphore Support) Instruction. . . . . . . . . . . . .2-49
Example of Normal Usage of the Semaphoring Mechanism . . . . . . .2-49
Semaphore Hardware Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . .2-49
Move Instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-50
Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-55
Memory Subsystem Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-55
Memory Partitioning and Interleaving . . . . . . . . . . . . . . . . . . . . . . . . . . .2-57
Memory Access Conflicts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-59
Endian Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-59
SC140 Bus Structure. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-60
Memory Organization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-60
Data Moves. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-61
Multi-Register Moves. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-63
Instruction Word Transfers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-65
Memory Access Behavior in Big/Little Endian Modes . . . . . . . . . . . . . .2-67
Chapter 3
Control Registers
3.1
3.1.1
3.1.2
3.1.2.1
3.2
3.2.1
3.2.2
Core Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-1
Status Register (SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-1
Exception and Mode Register (EMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-7
Clearing EMR Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-10
PLL and Clock Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-10
PLL Control Register 0 (PCTL0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-10
Clock Control Register 1 (PCTL1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-10
Chapter 4
Emulation and Debug (EOnCE)
4.1
4.2
4.3
4.3.1
4.3.2
4.3.3
4.3.4
4.3.5
4.3.6
4.3.7
4.3.7.1
4.3.7.1.1
4.3.7.1.2
4.3.7.1.3
4.3.7.1.4
4.3.7.1.5
4.3.7.2
Debugging System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-1
Overview of the Combined JTAG and EOnCE Interface. . . . . . . . . . . . . . . . . . . .4-2
Main Capabilities of the EOnCE Module. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-3
EOnCE Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-3
EOnCE Dedicated Instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-4
Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-4
Debug Exception. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-5
Software Downloading. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-5
EOnCE Module Internal Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-7
EOnCE Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-8
EOnCE Controller Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-9
Reading or Writing EOnCE Registers Using JTAG. . . . . . . . . . . . . . .4-9
Reading or Writing EOnCE Registers Using Core Software. . . . . . .4-10
Real-Time JTAG Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-10
Real-Time Data Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-11
Executing an Instruction while in Debug Mode. . . . . . . . . . . . . . . . .4-11
Event Counter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-11