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參數(shù)資料
| 型號： | SC140 |
| 廠商： | Motorola, Inc. |
| 英文描述： | High-Performance Fix-Point DSP Core(高性能定點型數(shù)字信號處理器內(nèi)核) |
| 中文描述： | 高性能固定點DSP內(nèi)核（高性能定點型數(shù)字信號處理器內(nèi)核） |
| 文件頁數(shù)： | 167/672頁 |
| 文件大?。?/td> | 7960K |
| 代理商： | SC140 |
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Event Detection Unit (EDU) Channels and Registers
SC140 DSP Core Reference Manual
4-49
4.7.2.2 EDCD Reference Value Register (EDCD_REF)
EDCD_REF is a 32-bit register used to hold a reference value to be compared by the EDCD comparator.
EDCD_REF is used by the EDCD comparator. If a byte (8 bits) or a word (16 bits) is to be written into the
EDCD_REF, it should be LSB-aligned.
4.7.2.3 EDCD Mask Register (EDCD_MASK)
EDCD_MASK is a 32-bit register that allows the masking of any one of the bits in the sampled bus value.
If bit
i
in the EDCD_MASK is zero, then bit
i
of the sampled bus value is set to zero. The sampled data is
ANDed with the mask value. The masked register value is then compared to the EDCD_REF register
according to the access width. For more information, see
Section 4.7.2.1, “EDCD Control Register
(EDCD_CTRL),”
on page 4-47.
EDCDEN
Bits 6–3
EDCD Enable
— Used to enable or
disable the EDCD. When enabled,
EDCD continues to operate until it is
explicitly disabled by writing 0000 into
EDCDEN bits, or when EDCDEN bits
are changed for another enabling
condition. The channel remains disabled
until a new enabling condition occurs.
When the EDCDEN bits are set to
enable the operation of the EDCD upon
event occurrence, the EOnCE
overwrites these bits to 1111 one clock
cycle after the appearance of the event.
The latency for enabling the channel is
one cycle.
0000 =
.
EDCD is disabled.
0001 = EDCD is disabled, but is
.
enabled when an event is
detected by EDCA0.
0010 = EDCD is disabled, but is
.
enabled when an event is
detected by EDCA1.
0011 =
.
EDCD is disabled, but is
.
enabled when an event is
detected by EDCA2.
0100 =
.
EDCD is disabled, but is
enabled when an event is
detected by EDCA3.
0101 =
.
EDCD is disabled, but is
.
enabled when an event is
detected by EDCA4.
0110 =
.
EDCD is disabled, but is
.
enabled when an event is
detected by EDCA5.
0111 =
.
Reserved
1000 =
.
Reserved
1001 =
.
EDCD is disabled, but is
enabled when a count event
is
.
detected.
1010 = EDCD is disabled, but is enabled when EEiis
asserted and EEiis programmed as input in the
EE_CTRL register.
1011 = Reserved
1100 = Reserved
1101 = Reserved
1110 = Reserved
1111 = EDCD is enabled.
CCS
Bits 2–1
Comparator Condition Selection
—
These bits select one of these four
results from the comparator:
Equal to
Not equal to
Greater than
Less than
00 = Equal to EDCD_REF
01 = Not equal to EDCD_REF
10 = Greater than EDCD_REF
11 = Less than EDCD_REF
ATS
Bit 0
Access Type Selection —
The ATS bit
determines whether the memory access
is read or write.
0 = Read
1 = Write
Table 4-16. EDCD_CTRL Description (Continued)
Name
Description
Settings
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