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參數(shù)資料
| 型號： | SC1201UCL-266F |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 266 MHz, MICROPROCESSOR, PBGA432 |
| 封裝： | 40 X 40 MM, 1.72 MM HEIGHT, 1.27 MM PITCH, LEAD FREE, MO-151, EBGA-432 |
| 文件頁數(shù)： | 436/465頁 |
| 文件大?。?/td> | 4068K |
| 代理商： | SC1201UCL-266F |
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72
AMD Geode SC1200/SC1201 Processor Data Book
Signal Definitions
Revision 7.1
C/BE3#
A8
H4
I/O
Multiplexed Command and Byte Enables.
During the address phase of a transaction
when FRAME# is active, C/BE[3:0]# define
the bus command. During the data phase, C/
BE[3:0]# are used as byte enables. The byte
enables are valid for the entire data phase
and determine which byte lanes carry mean-
ingful data. C/BE0# applies to byte 0 (LSB)
and C/BE3# applies to byte 3 (MSB).
D11
C/BE2#
D8
F3
D10
C/BE1#
A10
J2
D9
C/BE0#
A13
L1
D8
INTA#
AE3
D26
I
PCI Interrupts. The SC1200/SC1201 pro-
cessor provides inputs for the optional “l(fā)evel-
sensitive” PCI interrupts (also known in
industry terms as PIRQx#). These interrupts
can be mapped to IRQs of the internal 8259A
interrupt controllers using PCI Interrupt
Steering Registers 1 and 2 (F0 Index 5Ch
and 5Dh).
Note:
If selected as INTC# or INTD# func-
tion(s) but not used, tie INTC# and
INTD# high.
---
INTB#
AF1
C26
---
INTC#
H4
C9
GPIO19+IOCHRDY
INTD#
B22
AA2
IDE_DATA7
PAR
C10
J4
I/O
Parity. Parity generation is required by all
PCI agents. The master drives PAR for
address- and write-data phases. The target
drives PAR for read-data phases. Parity is
even across AD[31:0] and C/BE[3:0]#.
For address phases, PAR is stable and valid
one PCI clock after the address phase. It has
the same timing as AD[31:0] but is delayed
by one PCI clock.
For data phases, PAR is stable and valid one
PCI clock after either IRDY# is asserted on a
write transaction or after TRDY# is asserted
on a read transaction.
Once PAR is valid, it remains valid until one
PCI clock after the completion of the data
phase. (Also see PERR#.)
D12
FRAME#
E1
D8
I/O
Frame Cycle. Frame is driven by the current
master to indicate the beginning and duration
of an access. FRAME# is asserted to indi-
cate the beginning of a bus transaction.
While FRAME# is asserted, data transfers
continue. FRAME# is de-asserted when the
transaction is in the final data phase.
This signal is internally connected to a pull-
up resistor.
---
3.4.7
PCI Bus Interface Signals (Continued)
Signal Name
BalL No.
Type
Description
Mux
EBGA
TEPBGA
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SC12484CV-80 | PALETTE-DAC DSPL CTLR, PQCC44 |
| SC11483CV-110 | PALETTE-DAC DSPL CTLR, PQCC44 |
| SC11483CV-80 | PALETTE-DAC DSPL CTLR, PQCC44 |
| SC12482CV-80 | PALETTE-DAC DSPL CTLR, PQCC44 |
| SC12483CV-66 | PALETTE-DAC DSPL CTLR, PQCC44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SC1201UFH-266 | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Advanced Micro Devices 功能描述: 制造商:AMD 功能描述: |
| SC1201UFH-266B | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| SC1201UFH-266F | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| SC1201UFH-266FR | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| SC1202 | 制造商:SEMTECH 制造商全稱:Semtech Corporation 功能描述:600mA Low Dropout Positive Voltage Regulator |
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