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參數(shù)資料
| 型號(hào)： | SC1201UCL-266F |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 266 MHz, MICROPROCESSOR, PBGA432 |
| 封裝： | 40 X 40 MM, 1.72 MM HEIGHT, 1.27 MM PITCH, LEAD FREE, MO-151, EBGA-432 |
| 文件頁數(shù)： | 364/465頁 |
| 文件大?。?/td> | 4068K |
| 代理商： | SC1201UCL-266F |
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426
AMD Geode SC1200/SC1201 Processor Data Book
Electrical Specifications
Revision 7.1
Table 9-30. IDE UltraDMA Data Burst Timing Parameters
Symbol
Parameter
Mode 0
Mode 1
Mode 2
Unit
Comments
Min
Max
Min
Max
Min
Max
t2CYC
Typical sustained average two cycle time
240
160
120
ns
Two cycle time allowing for clock variations
(from rising edge to next rising edge or from
falling edge to next falling edge of STROBE)
235
156
117
ns
tCYC
Cycle time allowing for asymmetry and clock
variations (from STROBE edge to STROBE
edge)
114
75
55
ns
tDS
Data setup time (at recipient)
15
10
7
ns
tDH
Data hold time (at recipient)
5
ns
tDVS
Data valid setup time at sender (from data
bus being valid until STROBE edge)
70
48
34
ns
tDVH
Data valid hold time at sender (from
STROBE edge until data may become
invalid)
666
ns
tFS
First STROBE time (for device to first negate
IDE_IRDY[0:1] (DSTROBE[0:1]) from
IDE_IOW[0:1]# (STOP[0:1]) during a data in
burst)
0
230
0
200
0
170
ns
tLI
Limited interlock time
0
150
0
150
0
150
ns
Note 1
tMLI
Interlock time with minimum
20
ns
tUI
Unlimited interlock time
0
ns
tAZ
Maximum time allowed for output drivers to
release (from being asserted or negated)
10
ns
tZAH
Minimum delay time required for output driv-
ers to assert or negate (from released state)
20
ns
tZAD
000
ns
tENV
Envelope time (from IDE_DACK[0:1]# to
IDE_IOW[0:1]# (STOP[0:1]) and
IDE_IOR[0:1]# (HDMARDY[0:1]#) during
data out burst initiation)
20
70
20
70
20
70
ns
tSR
STROBE to DMARDY time (if DMARDY# is
negated before this long after STROBE
edge, the recipient receives no more than
one additional data WORD)
50
30
20
ns
tRFS
Ready-to-final-STROBE time (no STROBE
edges are sent this long after negation of
DMARDY#)
75
60
50
ns
tRP
Ready-to-pause time (time that recipient
waits to initiate pause after negating
DMARDY#)
160
125
100
ns
tIORDYZ
Pull-up time before allowing IDE_IORDY[0:1]
to be released
20
ns
tZIORDY
Minimum time device waits before driving
IDE_IORDY[0:1]
000
ns
tACK
Setup and hold times for IDE_DACK[0:1]#
(before assertion or negation)
20
ns
tSS
Time from STROBE edge to negation of
IDE_DREQ[0:1] or assertion of
IDE_IOW[0:1]# (STOP[0:1]) (when sender
terminates a burst)
50
ns
Note 1.
tUI, tMLI, and tLI indicate sender-to-recipient or recipient-to-sender interlocks, that is, one agent (either sender or recipient) is wait-
ing for the other agent to respond with a signal before proceeding. tUI is an unlimited interlock with no maximum time value. tMLI
is a limited timeout with a defined minimum. tLI is a limited time-out with a defined maximum.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SC12484CV-80 | PALETTE-DAC DSPL CTLR, PQCC44 |
| SC11483CV-110 | PALETTE-DAC DSPL CTLR, PQCC44 |
| SC11483CV-80 | PALETTE-DAC DSPL CTLR, PQCC44 |
| SC12482CV-80 | PALETTE-DAC DSPL CTLR, PQCC44 |
| SC12483CV-66 | PALETTE-DAC DSPL CTLR, PQCC44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SC1201UFH-266 | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Advanced Micro Devices 功能描述: 制造商:AMD 功能描述: |
| SC1201UFH-266B | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| SC1201UFH-266F | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| SC1201UFH-266FR | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| SC1202 | 制造商:SEMTECH 制造商全稱:Semtech Corporation 功能描述:600mA Low Dropout Positive Voltage Regulator |
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