參數(shù)資料
型號(hào)： SAK-TC1782-320F180HL
廠商： INFINEON TECHNOLOGIES AG
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 180 MHz, RISC MICROCONTROLLER, PQFP176
封裝： GREEN, PLASTIC, LQFP-176
文件頁(yè)數(shù)： 99/113頁(yè)
文件大小： 3371K
代理商： SAK-TC1782-320F180HL
TC1782
Electrical ParametersAC Parameters
Target Data Sheet/ACDC Target Specification 45
V 0.7 Preliminary, 2010-03
1.3.6
JTAG Interface Timing
The following parameters are applicable for communication through the JTAG debug
interface. The JTAG module is fully compliant with IEEE1149.1-2000.
Note: These parameters are not subject to production test but verified by design and/or
characterization.
Table 21
JTAG Interface Timing Parameters
(Operating Conditions apply)
Parameter
Symbol
Values
Unit Note /
Test Condition
Min.
Typ.
Max.
TCK clock period
t
1 SR
25
––ns
–
TCK high time
t
2 SR
10
––ns
–
TCK low time
t
3 SR
10
––ns
–
TCK clock rise time
t
4 SR
––4ns
–
TCK clock fall time
t
5 SR
––4ns
–
TDI/TMS setup
to TCK rising edge
t
6 SR
6––ns
–
TDI/TMS hold
after TCK rising edge
t
7 SR
6––ns
–
TDO valid after TCK falling
edge
1) (propagation delay)
1) The falling edge on TCK is used to generate the TDO timing.
t
8 CC
––13
ns
C
L =50pF
t
8 CC
3––ns
C
L =20pF
TDO hold after TCK falling
t
18 CC
2––ns
TDO high imped. to valid
from TCK falling edge
1)2)
2) The setup time for TDO is given implicitly by the TCK cycle time.
t
9 CC
––14
ns
C
L =50pF
TDO valid to high imped.
from TCK falling edge
t
10 CC
–
13.5
ns
C
L =50pF
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