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參數(shù)資料
| 型號： | SAK-TC1782-320F180HL |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 180 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封裝： | GREEN, PLASTIC, LQFP-176 |
| 文件頁數(shù)： | 15/113頁 |
| 文件大小： | 3371K |
| 代理商： | SAK-TC1782-320F180HL |
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TC1782
Electrical ParametersPin Reliability in Overload
Target Data Sheet/ACDC Target Specification 70
V 0.7 Preliminary, 2010-03
1.5.4
FADC Input Buffer Reliability
The FADC input buffer is designed to operate within the normal operating conditions with
input signals in 3.3 V range.
Overload condition can occur in the FADC if:
A channel connected to 3.3 V input pad receives a voltage higher than the
V
DDMF
(3.3 V) supply voltage
On an overlayed channel the FADC is enabled and the input signal is higher than
V
DDMF
Overlayed FADC pins share the 5 V ESD protection with the ADC and non-overlayed
FADC pins have their dedicated 3.3 V ESD protection.
All FADC input stages (double transmission gates) are protected with diodes against
overvoltage.
The diodes limit the input voltage for all FADC inputs to 4.3 V.
Note: If an overload FADC channel is selected with a signal higher than
V
DDMF +0.7 V
the protection diode will clamp the input voltage to this level and cause additional
leackage for the ADC input signal. This will increase the error of the ADC
measurement.
1.5.5
LVDS / CMOS Combo Pad Reliability
The LVDS / CMOS combo pads are complex pads with relatively large stressed area,
comparable to the stressed area of the A2 pads on one side, and UI characteristics of
the ESD elements resulting in higher over-voltages on the other side. That makes them
somewhat more sensitive to overload than the other digital pads. For the exact numbers,
use the given values in the tables and the described calculation method.
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PDF描述 |
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