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參數(shù)資料
| 型號(hào)： | SAF-XC2264-72F66L |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 66 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 6/116頁 |
| 文件大?。?/td> | 1516K |
| 代理商： | SAF-XC2264-72F66L |
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XC2267 / XC2264
XC2000 Family Derivatives
Electrical Parameters
Data Sheet
101
V2.1, 2008-08
Table 30
External Bus Cycle Timing for Lower Voltage Range
(Operating Conditions apply)
Parameter
Symbol
Limits
Unit Note
Min.
Typ.
Max.
Output valid delay for:
RD, WR(L/H)
t
10 CC
–
20
ns
Output valid delay for:
BHE, ALE
t
11 CC
–
20
ns
Output valid delay for:
A23 … A16, A15 … A0 (on P0/P1)
t
12 CC
–
22
ns
Output valid delay for:
A15 … A0 (on P2/P10)
t
13 CC
–
22
ns
Output valid delay for:
CS
t
14 CC
–
20
ns
Output valid delay for:
D15 … D0 (write data, MUX-mode)
t
15 CC
–
21
ns
Output valid delay for:
D15 … D0 (write data, DEMUX-
mode)
t
16 CC
–
21
ns
Output hold time for:
RD, WR(L/H)
t
20 CC
0
10
ns
Output hold time for:
BHE, ALE
t
21 CC
0
10
ns
Output hold time for:
A23 … A16, A15 … A0 (on P2/P10)
t
23 CC
0
10
ns
Output hold time for:
CS
t
24 CC
0
10
ns
Output hold time for:
D15 … D0 (write data)
t
25 CC
0
10
ns
Input setup time for:
READY, D15 … D0 (read data)
t
30 SR
29
–
ns
Input hold time for:
READY, D15 … D0 (read data)1)
1) Read data are latched with the same internal clock edge that triggers the address change and the rising edge
of RD. Address changes before the end of RD have no impact on (demultiplexed) read cycles. Read data can
change after the rising edge of RD.
t
31 SR
-6
–
ns
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PDF描述 |
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| SAF-XC2365-48F66L | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:16/32-Bit Single-Chip Microcontroller with 32-Bit Performance |
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