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參數(shù)資料
| 型號： | SAF-C161O-LM HA |
| 廠商： | Infineon Technologies |
| 文件頁數(shù)： | 53/66頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 16BIT ROM/LESS MQFP-80-1 |
| 標準包裝： | 1 |
| 系列： | C16xx |
| 核心處理器： | C166 |
| 芯體尺寸： | 16-位 |
| 速度： | 20MHz |
| 連通性： | EBI/EMI，SPI，UART/USART |
| 外圍設備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 63 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 2K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 80-QFP |
| 包裝： | 剪切帶 (CT) |
| 其它名稱： | SAF-C161O-LMHACT SAF-C161O-LMHACT-ND SAF-C161O-LMHAINCT |
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C161K
C161O
Data Sheet
53
V2.0, 2001-01
Data float after RdCS
(with RW-delay)1)
t53 SR –
20 +
tF
–
2TCL - 20
+ 2
tA + tF
ns
Data float after RdCS
(no RW-delay)1)
t68 SR –
0 +
tF
–
TCL - 20
+ 2
tA + tF
ns
Address hold after
RdCS, WrCS
t55 CC -6 + tF
–
-6 +
tF
–
ns
Data hold after WrCS
t57 CC 6 + tF
–
TCL - 14
+
tF
–
ns
1) RW-delay and t
A refer to the next following bus cycle (including an access to an on-chip X-Peripheral).
2) Read data are latched with the same clock edge that triggers the address change and the rising RD edge.
Therefore address changes before the end of RD have no impact on read cycles.
3) These parameters refer to the latched chip select signals (CSxL). The early chip select signals (CSxE) are
specified together with the address and signal BHE (see figures below).
Demultiplexed Bus (Standard Supply Voltage Range) (cont’d)
(Operating Conditions apply)
ALE cycle time = 4 TCL + 2
tA + tC + tF (80 ns at 25 MHz CPU clock without waitstates)
Parameter
Symbol
Max. CPU Clock
= 25 MHz
Variable CPU Clock
1 / 2TCL = 1 to 25 MHz
Unit
min.
max.
min.
max.
相關PDF資料 |
PDF描述 |
|---|---|
| DS80C320-FCG | IC MCU HI SPEED 25MHZ 44-MQFP |
| DS89C430-QNG+ | IC MCU FLASH 16KB 25MHZ 44-PLCC |
| DS89C430-QNG | IC MCU FLASH 16KB 25MHZ 44-PLCC |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| SAF-C161PI | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:16-Bit Single-Chip Microcontroller |
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