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參數(shù)資料
| 型號(hào)： | S3P7559-AT |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PDIP64 |
| 封裝： | 0.750 INCH, SDIP-64 |
| 文件頁數(shù)： | 180/197頁 |
| 文件大?。?/td> | 1181K |
| 代理商： | S3P7559-AT |
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S3C7559/P7559
MEMORY MAP
4-37
WMOD — Watch Timer Mode Register
WT
F89H, F88H
Bit
3
2
1
0
3
2
1
0
Identifier
.7
.6
.5
.4
.3
.2
.1
.0
RESET
RESET Value
0
(note)
0
Read/Write
W
R
W
Bit Addressing
8
1
8
WMOD.7
Enable/Disable Buzzer Output Bit
0
Disable buzzer (BUZ) signal output
1
Enable buzzer (BUZ) signal output
WMOD.6
Bit 6
0
Always logic zero
WMOD.5-.4
Output Buzzer Frequency Selection Bits
0
fw/16 buzzer (BUZ) signal output (2 kHz)
0
1
fw/8 buzzer (BUZ) signal output (4 kHz)
1
0
fw/4 buzzer (BUZ) signal output (8 kHz)
1
fw/2 buzzer (BUZ) signal output (16 kHz)
WMOD.3
XT
IN Input Level Control Bit
0
Input level to XT
IN pin is low; 1-bit read-only addressable for tests
1
Input level to XT
IN pin is high; 1-bit read-only addressable for tests
WMOD.2
Enable/Disable Watch Timer Bit
0
Disable watch timer and clear frequency dividing circuits
1
Enable watch timer
WMOD.1
Watch Timer Speed Control Bit
0
Normal speed; set IRQW to 0.5 seconds
1
High-speed operation; set IRQW to 3.91 ms
WMOD.0
Watch Timer Clock Selection Bit
0
Select main system clock (fxx)/128 as the watch timer clock (fw)
1
Select a subsystem clock as the watch timer clock (fw)
NOTES:
1.
System clock of 4.19 MHz and typical subsystem clock of 32.768 kHz are assumed.
2.
RESET sets WMOD.3 to the current input level of the subsystem clock, XT
IN. If the input level is high, WMOD.3 is
set to logic one; if low, WMOD.3 is cleared to zero along with all the other bits in the WMOD register.
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