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參數(shù)資料
| 型號： | S3P7434-QZ |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | 10 X 10 MM, QFP-44 |
| 文件頁數(shù)： | 216/216頁 |
| 文件大?。?/td> | 1368K |
| 代理商： | S3P7434-QZ |
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S3C7414/P7414/C7424/P7424/C7434/P7434
INTERRUPTS
7-7
INTERRUPT PRIORITY REGISTER (IPR)
The 4-bit interrupt priority register (IPR) is used to control multi-level interrupt handling. Its reset value is logic
zero. Before the IPR can be modified by 4-bit write instructions, all interrupts must first be disabled by a DI
instruction.
FB2H
IME
IPR.2
IPR.1
IPR.0
By manipulating the IPR settings, you can choose to process all interrupt requests with the same priority level, or
you can select one type of interrupt for high-priority processing. A low-priority interrupt can itself be interrupted by
a high-priority interrupt, but not by another low-priority interrupt. A high-priority interrupt cannot be interrupted by
any other interrupt source.
Table 7-3. Standard Interrupt Priorities
Interrupt
Default Priority
INTB, INT4
1
INT0
2
INT1
3
INTS
4
INTT0
5
INTT1
6
INTAD
7
The MSB of the IPR, the interrupt master enable flag (IME), enables and disables all interrupt processing. Even if
an interrupt request flag and its corresponding enable flag are set, a service routine cannot be executed until the
IME flag is set to logic one. The IME flag can be directly manipulated by EI and DI instructions, regardless of the
current enable memory bank (EMB) value.
Table 7-4. Interrupt Priority Register Settings
IPR.2
IPR.1
IPR.0
Result of IPR Bit Setting
0
Normal interrupt handling according to default priority settings
0
1
Process INTB and INT4 interrupts at the highest priority
0
1
0
Process INT0 interrupts at the highest priority
0
1
Process INT1 interrupts at the highest priority
1
0
Process INTS interrupts at the highest priority
1
0
1
Process INTT0 interrupts at the highest priority
1
0
Process INTT1 interrupts at the highest priority
1
Process INTAD interrupts at the highest priority
NOTE: During normal interrupt processing, interrupts are processed in the order in which they occur. If two or more
interrupts occur simultaneously, the processing order is determined by the default interrupt priority settings shown
in Table 7-3. Using the IPR settings, you can select specific interrupts for high-priority processing in the event of
contention. When the high-priority (IPR) interrupt has been processed, waiting interrupts are handled according to
their default priorities.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S3P7544-SM | 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PDSO24 |
| S3C7544XX-AM | 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PDIP24 |
| S3P8075XX-AT | 8-BIT, OTPROM, 12 MHz, MICROCONTROLLER, PDIP64 |
| S3P8075XX-QT | 8-BIT, OTPROM, 12 MHz, MICROCONTROLLER, PQFP64 |
| S3P821A-TW | 8-BIT, OTPROM, 8 MHz, MICROCONTROLLER, PQFP80 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S3P7515 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:The S3C7515/P7515 single-chip CMOS microcontroller has been designed for high-performance using Samsungs newest 4-bit CPU core, SAM47 |
| S3P7528 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:The S3C7524/C7528/C7534/C7538 single-chip CMOS microcontroller has been designed for high-performance using SAM 47 |
| S3P7538 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:The S3C7524/C7528/C7534/C7538 single-chip CMOS microcontroller has been designed for high-performance using SAM 47 |
| S3P7544 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:Single-chip CMOS microcontroller, 512 x 4-bit RAM, 4096 x 8-bit ROM |
| S3P7559 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:single-chip CMOS microcontroller |
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