參數(shù)資料
型號： S3P7434-QZ
元件分類： 微控制器/微處理器
英文描述： 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PQFP44
封裝： 10 X 10 MM, QFP-44
文件頁數(shù)： 215/216頁
文件大?。?/td> 1368K
代理商： S3P7434-QZ
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INTERRUPTS
S3C7414/P7414/C7424/P7424/C7434/P7434
7-6
Multi-Level Interrupt Handling
With multi-level interrupt handling, a lower-priority interrupt request can be executed while a high-priority inter-
rupt is being serviced. This is done by manipulating the interrupt status flags, IS0 and IS1 (see Table 7-2).
When an interrupt is requested during normal program execution, interrupt status flags IS0 and IS1 are set to "1"
and "0", respectively. This setting allows only highest-priority interrupts to be serviced. When a high-priority
request is accepted, both interrupt status flags are then cleared to "0" by software so that a request of any priority
level can be serviced. In this way, the high- and low-priority requests can be serviced in parallel (see Figure 7-4).
Table 7-2. IS1 and IS0 Bit Manipulation for Multi-Level Interrupt Handling
Process Status
Before INT
Effect of ISx Bit Setting
After INT ACK
IS1
IS0
IS1
IS0
0
All interrupt requests are serviced.
0
1
0
1
Only high-priority interrupts as determined by the
current settings in the IPR register are serviced.
1
0
2
1
0
No additional interrupt requests will be serviced.
–
1
Value undefined
–
INT DISABLE
SET IPR
INT ENABLE
LOW OR
HIGH LEVEL
INTERRUPT
GENERATED
NORMAL PROGRAM
PROCESSING
(STATUS 0)
LOW OR HIGH
LEVEL
INTERRUPT
GENERATED
SINGLE
INTERRUP
2-LEVEL
INTERRUPT
STATUS 1
STATUS 0
INT ENABLE
MODIFY STATUS
INT DISABLE
HIGH-LEVEL
INTERRUPT
GENERATED
3-LEVEL
INTERRUPT
STATUS 1
STATUS 0
STATUS 2
Figure 7-4. Multi-Level Interrupt Handling
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PDF描述
S3P7544-SM 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PDSO24
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S3P8075XX-AT 8-BIT, OTPROM, 12 MHz, MICROCONTROLLER, PDIP64
S3P8075XX-QT 8-BIT, OTPROM, 12 MHz, MICROCONTROLLER, PQFP64
S3P821A-TW 8-BIT, OTPROM, 8 MHz, MICROCONTROLLER, PQFP80
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參數(shù)描述
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