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參數(shù)資料
| 型號： | S3C72N5XX-QW |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 20 MM, QFP-80 |
| 文件頁數(shù)： | 184/215頁 |
| 文件大?。?/td> | 1419K |
| 代理商： | S3C72N5XX-QW |
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MEMORY MAP
S3C72N8/P72N8/C72N5/P72N5
4-28
SMOD — Serial I/O Mode Register
FE1H, FE0H
Bit
7
6
5
4
3
2
1
0
Identifier
.7
.6
.5
"0"
.3
.2
.1
.0
RESET
RESET Value
0
Read/Write
W
R/W
W
Bit Addressing
8
1/8
8
.7–.5
Serial I/O Clock Selection and SBUF R/W Status Control Bits
0
Use an external clock at the SCK pin;
Enable SBUF when SIO operation is halted or when SCK goes high
0
1
Use the TOL0 clock from timer/counter 0;
Enable SBUF when SIO operation is halted or when SCK goes high
0
1
x
Use the selected CPU clock (fxx/4, 8, or 64; “fxx" is the system
clock); Enable SBUF read/write operation. “x” means “don't care.”
1
0
4.09 kHz clock (fxx/210)
1
262 kHz clock (fxx/24); Note: You cannot select a fxx/24 clock
frequency if you have selected a CPU clock of fxx/64
NOTE: All kHz frequency ratings assume a system clock of 4.19MH
.4
Bit 4
0
Always logic zero
.3
Initiate Serial I/O Operation Bit
1
Clear IRQS flag and 3-bit clock counter to logic zero; then initiate serial
transmission. When SIO transmission starts, this bit is cleared by hardware to
logic zero
.2
Enable/Disable SIO Data Shifter and Clock Counter Bit
0
Disable the data shifter and clock counter; the contents of IRQS flag is
retained when serial transmission is completed
1
Enable the data shifter and clock counter; The IRQS flag is set to logic one
when serial transmission is completed
.1
Serial I/O Transmission Mode Selection Bit
0
Receive-only mode; output buffer is off
1
Transmit-and-receive mode; output buffer is on
.0
LSB/MSB Transmission Mode Selection Bit
0
Transmit the most significant bit (MSB) first
1
Transmit the least significant bit (LSB) first
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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