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參數(shù)資料
| 型號： | S3C72N5XX-QW |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 20 MM, QFP-80 |
| 文件頁數(shù)： | 15/215頁 |
| 文件大?。?/td> | 1419K |
| 代理商： | S3C72N5XX-QW |
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RESET
S3C72N8/P72N8/C72N5/P72N5
9-2
HARDWARE REGISTER VALUES AFTER RESET
RESET
Table 9-1 gives you detailed information about hardware register values after a RESET occurs during power-down
mode or during normal operation.
Table 9-1. Hardware Register Values After RESET
RESET
Hardware Component
or Subcomponent
If RESET
RESET Occurs During
Power-Down Mode
If RESET
RESET Occurs During
Normal Operation
Program counter (PC)
Lower five bits of address 0000H
are transferred to PC12/13–8,
and the contents of 0001H to
PC7–0.
Lower five bits of address 0000H
are transferred to PC12/13–8,
and the contents of 0001H to
PC7–0.
Program Status Word (PSW):
Carry flag (C)
Retained
Undefined
Skip flag (SC0–SC2)
0
Interrupt status flags (IS0, IS1)
0
Bank enable flags (EMB, ERB)
Bit 6 of address 0000H in
program memory is transferred to
the ERB flag, and bit 7 of the
address to the EMB flag.
Bit 6 of address 0000H in
program memory is transferred to
the ERB flag, and bit 7 of the
address to the EMB flag.
Stack pointer (SP)
Undefined
Data Memory (RAM):
Working registers E, A, L, H, X, W, Z, Y
Values retained
Undefined
Bank selection registers (SMB, SRB)
0, 0
BSC register (BSC0–BSC3)
0
Clocks:
Power control register (PCON)
0
Clock output mode register (CLMOD)
0
System clock control reg (SCMOD)
0
Interrupts:
Interrupt request flags (IRQx)
0
Interrupt enable flags (IEx)
0
Interrupt priority flag (IPR)
0
Interrupt master enable flag (IME)
0
INT0 mode register (IMOD0)
0
INT1 mode register (IMOD1)
0
INT2 mode register (IMOD2)
0
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PDF描述 |
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