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參數(shù)資料
| 型號： | S3C3410XXX-QA |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 40 MHz, RISC MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, QFP-128 |
| 文件頁數(shù)： | 91/314頁 |
| 文件大?。?/td> | 1701K |
| 代理商： | S3C3410XXX-QA |
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DMA
S3C3410X RISC MICROPROCESSOR
6-2
DMA OPERATION
The DMA operation can be summarized as follows:
DMA transfer
Bus arbitration control
Starting/Stopping DMA transfer
DMA Transfer
The DMA(Direct Memory Access) can transfer the data directly between source and destination. The source or
the destination should be memory including internal SRAM, UART, SIO, or other SFR. The external devices can
request the DMA service by activating the nDREQ0/1 signal.
The operation of DMA channel should be programmed by configuring the DMA control registers, which contain
the control information such as the direction of the source address, or destination address, and transfer size. The
UART, SIO, Timer1/3, external devices and software can request DMA service. For example, the UART, SIO,
and Timer1/3 can request the DMA service when they are ready to need the DMA operation. For example, the
UART can request the DMA service to DMA controller when the UART finish receiving the data from port and
ready to send the received data to external memory by using DMA. Differently from internal devices, the external
device can activate the nDREQ0/1 signal to request the DMA service to S3C3410X. To make the DMA ready for
its operation, users should specify the necessary control information such as source/destination address, transfer
size, and transfer count. After the completion of these configuration, user can start the DMA operation by
software.
Bus Arbitration Control
Because the DMA operation need the occupation of bus usage, the arbitration should be essential. As well as
DMA, the memory controller inside chip need the bus usage. If there happens simultaneous bus request among
master devices, there should be arbitration process in S3C3410X. The S3C3410X can do the arbitration process
base on fixed priority. The priority of these bus master devices is as follows:
Bus Master Type
Priority
Memory Controller(DRAM/SDRAM refresh)
1
DMA0
2
DMA1
3
Write Buffer
4
CPU Core
5
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