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參數(shù)資料
| 型號(hào)： | S3C3410XXX-QA |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 40 MHz, RISC MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, QFP-128 |
| 文件頁數(shù)： | 203/314頁 |
| 文件大小： | 1701K |
| 代理商： | S3C3410XXX-QA |
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S3C3410X RISC MICROPROCESSOR
IIC-BUS INTERFACE
14-7
MULTI-MASTER IIC-BUS STATUS REGISTER (IICSTAT)
Register
Offset
Address
R/W
Description
Reset
Value
IICSTAT
0xe001
R/W
IIC-bus status register
0x0
IICSTAT
Bit
Description
Initial State
LRBSF
[0]
Last-received Bit Status Flag: This bit is automatically set to
"1" whenever an ACK signal is not received during a last bit
receive operation. When the last receive bit is zero, this is as
same meaning as the detection of an ACK signal. In this case,
Last-Received Bit Status Flag will be cleared.
0
GCSF
[1]
General Call Status Flag: This bit is automatically set to "1"
whenever "00000000b", General Call Value is issued as the
received slave address. When the Start/Stop condition is
detected, this bit of General Call Status Flag will be cleared.
0
MACSF
[2]
Master Address Call Status Flag: This bit is automatically set
to "1" whenever the received slave address matches the address
value in IICADD register. This bit will be cleared after Start/Stop
condition is detected.
0
ASF
[3]
Arbitration Status Flag: This bit is automatically set to "1" to
indicate that a bus arbitration has been failed during IIC-Bus
interface. This bit is also set to "0" to indicate the successful
arbitration for IIC-Bus interface
0
INTFLAG
[4]
Interrupt Pending Flag: This bit is IIC-bus Tx/Rx interrupt
pending flag. It is impossible to write "1" into this bit. If this bit is
read as "1", IICSCL is tied to "L" and IIC is stopped. To resume
the operation, clear this bit by writing "0".
0 = 1) No interrupt pending (when read)
2) Clear pending condition (when write)
1 = 1) Interrupt is pending (when read)
2) N/A (when write)
0
NOTE: A IIC-bus interrupt occurs 1) when a 1-byte transmit or receive operation is terminated, 2) when a general call or a
slave address match occurs, or 3) if bus arbitration fails. To measure the setup time of IICSDA before rising edge of
IICSCL, IICDS has to be written before clearing IIC interrupt pending flag bit by the setup time in Tx mode.
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PDF描述 |
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