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參數(shù)資料
| 型號(hào)： | RD3152MMA7260Q |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 192/232頁 |
| 文件大小： | 0K |
| 描述： | BOARD REF 3-AXIS ACCELEROMETER |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | ZSTAR |
| 傳感器類型： | 加速計(jì)，3 軸 |
| 傳感范圍： | ±1.5g，2g，4g，6g |
| 接口： | 模擬 |
| 靈敏度： | 800、600、300 或 200 mV/g |
| 電源電壓： | 2.2 V ~ 3.6 V |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 2 個(gè)板，電池，CD |
| 已用 IC / 零件： | MMA7260，MC68HC908JW32 |
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Clock Generator Module (CGM)
MC68HC908JW32 Data Sheet, Rev. 6
62
Freescale Semiconductor
ACQ is a writable control bit that controls the mode of the filter. Before turning on the PLL in manual
mode, the ACQ bit must be clear.
Before entering tracking mode (ACQ = 1), software must wait a given time, t
ACQ (See 5.8
Acquisition/Lock Time Specifications.), after turning on the PLL by setting PLLON in the PLL
control register (PCTL).
Software must wait a given time, t
AL, after entering tracking mode before selecting the PLL as the
clock source to CGMOUT (BCS = 1).
The LOCK bit is disabled.
CPU interrupts from the CGM are disabled.
5.3.6 Programming the PLL
The following procedure shows how to program the PLL.
NOTE
The round function in the following equations means that the real number
should be rounded to the nearest integer number.
1.
Choose the desired bus frequency, fBUSDES, or the desired VCO frequency, fVCLKDES; and then
solve for the other.
The relationship between fBUS and fVCLK is governed by the equation:
2.
Choose a practical PLL reference frequency, fRCLK, and the reference clock divider, R. Typically,
the reference is 4MHz and R = 1.
Frequency errors to the PLL are corrected at a rate of fRCLK/R. For stability and lock time reduction,
this rate must be as fast as possible. The VCO frequency must be an integer multiple of this rate.
The relationship between the VCO frequency, fVCLK, and the reference frequency, fRCLK,is
where N is the integer range multiplier, between 1 and 4095.
In cases where desired bus frequency has some tolerance, choose fRCLK to a value determined
either by other module requirements (such as modules which are clocked by CGMXCLK), cost
requirements, or ideally, as high as the specified range allows. See Chapter 19 Electrical
Choose the reference divider, R = 1.
When the tolerance on the bus frequency is tight, choose fRCLK to an integer divisor of fBUSDES,
and R = 1. If fRCLK cannot meet this requirement, use the following equation to solve for R with
practical choices of fRCLK, and choose the fRCLK that gives the lowest R.
f
VCLK
6f
BUS
×
=
f
VCLK
2
P
N
R
----------- f
RCLK
()
=
R
round R
MAX
f
VCLKDES
f
RCLK
--------------------------
integer
f
VCLKDES
f
RCLK
--------------------------
–
×
=
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