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參數(shù)資料
| 型號： | PSD703S5 |
| 英文描述： | Field Programmable Microcontroller Peripherals with Supervisory Functions(可編程邏輯，4K位SRAM,27個可編程I/O,通用PLD有66個輸入) |
| 中文描述： | 現(xiàn)場可編程微控制器外圍設(shè)備具有監(jiān)督職能（可編程邏輯，4K的位的SRAM，27余個可編程輸入/輸出，通用PLD的有66個輸入） |
| 文件頁數(shù)： | 66/104頁 |
| 文件大?。?/td> | 515K |
| 代理商： | PSD703S5 |
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PSD7XX Family
13-66
Input Signals
Description
Output Signals
Description
GRESET
Reset generated by the
Voltage Comparator or
Reset pin input.
WDOG_EN
A product term that
enables the WatchDog
Timer. An active high
pulse of minimum 20ns
duration.
or
ERESET
ERESET is the output
of the Pulse Generator
that is triggered by
GRESET.
GRESET or ERESET
is an active low signal.
WDOG_ON
Active high WatchDog
output. Will remain
active until the
WatchDog is cleared
by WDOG_CLR.
WDOG_CLR
A product term that
clears and re-loads
the WatchDog Timer.
An active high pulse
of minimum 20ns
duration.
GPLD Inputs
Other GPLD inputs,
refer to the GPLD
chapter.
SUPERV_CLK
The clock generated
by the Supervisory
Function. If the
WatchDog Timer runs
on the internal oscillator,
SUPERV_CLK is
connected to the 2KHz
oscillator. Otherwise
SUPERV_CLK is
connected to the external
CLKIN/8192.
Table 36. PPLD Supervisory I/O Signals
Supervisory
Function
(cont.)
相關(guān)PDF資料 |
PDF描述 |
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