參數(shù)資料
型號： PLL1708DBQ
英文描述： 3.3 V DUAL PLL MULTICLOCK GENERATOR
中文描述： 3.3 V雙鎖相環(huán)MULTICLOCK發(fā)生器
文件頁數(shù)： 14/22頁
文件大?。?/td> 171K
代理商： PLL1708DBQ
SLES065
–
DECEMBER 2002
www.ti.com
14
Program-Register Bit Mapping
The built-in functions of the PLL1708 are controlled through a 16-bit program register. This register is loaded using MD,
MC and MS. After the 16 data bits are clocked in using the rising edge of MC, MS is used to latch the data into the register.
Table 6 shows the bit mapping of the register. The serial mode control format and control data input timing are shown in
Figure 13 and Figure 14, respectively.
MS
MC
MD
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Figure 13. Serial Mode Control Format
t(MSL)
VDD/2
MC
MD
MSB
MS
t(MHH)
VDD/2
VDD/2
t(MSS)
t(MSH)
t(MCL)
t(MCH)
LSB
t(MDH)
t(MCY)
t(MDS)
t(MSS)
DESCRIPTION
SYMBOL
t(MCY)
t(MCL)
t(MCH)
t(MDH)
t(MDS)
t(MSL)
t(MHH)
t(MSH)
t(MSS)
MIN
100
40
40
40
40
16
200
40
40
TYP
MAX
UNIT
ns
ns
ns
ns
ns
MC pulse cycle time
MC pulse duration LOW
MC pulse duration HIGH
MD hold time
MD setup time
MS low-level time
MS high-level time
MS hold time(2)
MS setup time(3)
(1)MC clocks: MC clock period
(2)MC rising edge for LSB to MS rising edge
(3)MS rising edge to the next MC rising edge. If the MC clock is stopped after the LSB, any MS rise time is accepted.
MC clocks(1)
ns
ns
ns
Figure 14. Control Data Input Timing
相關PDF資料
PDF描述
PLL1707DBQ FF-SM Series, Type 3, Safety Mat, pressure sensitive, 750 x 750 mm2 [2.46 x 2.46 ft2] dimensions, nitrile [rubber] coating
PLL1707DBQR FF-SM Series, Type 3, Safety Mat, pressure sensitive, 1000 x 500 mm2 [3.28 x 1.64 ft2] dimensions, aluminum coating
PLL1708DBQR 3.3 V DUAL PLL MULTICLOCK GENERATOR
PLL1707 3.3 V DUAL PLL MULTICLOCK GENERATOR
PLL1708 3.3 V DUAL PLL MULTICLOCK GENERATOR
相關代理商/技術參數(shù)
參數(shù)描述
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