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參數(shù)資料
| 型號： | PIC18F4515-E/PT |
| 廠商： | Microchip Technology |
| 文件頁數(shù)： | 144/234頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU FLASH 24KX16 44TQFP |
| 標(biāo)準(zhǔn)包裝： | 160 |
| 系列： | PIC® 18F |
| 核心處理器： | PIC |
| 芯體尺寸： | 8-位 |
| 速度： | 25MHz |
| 連通性： | I²C，SPI，UART/USART |
| 外圍設(shè)備： | 欠壓檢測/復(fù)位，HLVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 36 |
| 程序存儲器容量： | 48KB（24K x 16） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 3.8K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.2 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 13x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 44-TQFP |
| 包裝： | 托盤 |
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PIC16F87XA
DS39582B-page 226
2003 Microchip Technology Inc.
Special Function Registers ................................................ 19
Special Function Registers (SFRs) .................................... 19
Speed, Operating ................................................................. 1
Associated Registers ................................................. 79
Bus Mode Compatibility ............................................. 79
Effects of a Reset ....................................................... 79
Enabling SPI I/O ......................................................... 75
Master/Slave Connection ........................................... 75
Serial Data Out ........................................................... 71
Slave Select Synchronization ..................................... 77
Sleep Operation ......................................................... 79
Typical Connection ..................................................... 75
SPI Mode Requirements .................................................. 190
SSP
SPI Master/Slave Connection .................................... 75
SSPCON2 Register ............................................................ 20
SSPSTAT Register ............................................................ 20
Status Register
Synchronous Master Reception
Associated Registers ............................................... 123
Synchronous Master Transmission
Associated Registers ............................................... 122
Synchronous Serial Port Interrupt ...................................... 26
Synchronous Slave Reception
Associated Registers ............................................... 125
Synchronous Slave Transmission
Associated Registers ............................................... 125
T
Time-out Sequence .......................................................... 148
Associated Registers ................................................. 55
Clock Source Edge Select (T0SE Bit) ....................... 23
Clock Source Select (T0CS Bit) ................................. 23
Overflow Enable (TMR0IE Bit) ................................... 24
Overflow Flag (TMR0IF Bit) ................................24, 154
Overflow Interrupt .................................................... 154
Timer0 and Timer1 External Clock Requirements ........... 185
Associated Registers ................................................. 60
Asynchronous Counter Mode .................................... 59
Reading and Writing to ...................................... 59
Counter Operation ..................................................... 58
Operation in Timer Mode ........................................... 58
Capacitor Selection ............................................ 59
Resetting of Timer1 Registers ................................... 60
Resetting Timer1 Using a CCP Trigger Output ......... 59
Synchronized Counter Mode ..................................... 58
Associated Registers ................................................. 62
Prescaler and Postscaler ........................................... 62
Timing Diagrams
A/D Conversion ........................................................ 195
Acknowledge Sequence .......................................... 104
Asynchronous Master Transmission ........................ 116
Asynchronous Master Transmission
(Back to Back) ................................................. 116
Asynchronous Reception ......................................... 118
Asynchronous Reception with
Address Byte First ........................................... 120
Asynchronous Reception with
Address Detect ................................................ 120
Baud Rate Generator with Clock Arbitration .............. 98
BRG Reset Due to SDA Arbitration During
Start Condition ................................................. 107
Brown-out Reset ...................................................... 184
Bus Collision During a Repeated
Start Condition (Case 1) .................................. 108
Bus Collision During Repeated
Start Condition (Case 2) .................................. 108
Bus Collision During Start Condition
Bus Collision During Start Condition
Bus Collision During Stop Condition
Bus Collision During Stop Condition
Bus Collision for Transmit and Acknowledge .......... 105
Capture/Compare/PWM (CCP1 and CCP2) ............ 186
Clock Synchronization ............................................... 91
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