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參數(shù)資料
| 型號： | PIC16LF877T-20/PT |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, RISC MICROCONTROLLER, PQFP44 |
| 封裝： | 10 X 10 MM, 1 MM HEIGHT, PLASTIC, TQFP-44 |
| 文件頁數(shù)： | 50/200頁 |
| 文件大小： | 1378K |
| 代理商： | PIC16LF877T-20/PT |
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PIC16F87X
1998 Microchip Technology Inc.
Preliminary
DS30292A-page 143
12.10
Interrupts
The PIC16F87X family has up to 14 sources of inter-
rupt. The interrupt control register (INTCON) records
individual interrupt requests in ag bits. It also has indi-
vidual and global interrupt enable bits.
A global interrupt enable bit, GIE (INTCON<7>)
enables (if set) all un-masked interrupts or disables (if
cleared) all interrupts. When bit GIE is enabled, and an
interrupt’s ag bit and mask bit are set, the interrupt will
vector immediately. Individual interrupts can be dis-
abled through their corresponding enable bits in vari-
ous
registers.
Individual
interrupt
bits
are
set
regardless of the status of the GIE bit. The GIE bit is
cleared on reset.
The “return from interrupt” instruction, RETFIE, exits
the interrupt routine as well as sets the GIE bit, which
re-enables interrupts.
The RB0/INT pin interrupt, the RB port change inter-
rupt and the TMR0 overow interrupt ags are con-
tained in the INTCON register.
The peripheral interrupt ags are contained in the spe-
cial function registers PIR1 and PIR2. The correspond-
ing interrupt enable bits are contained in special
function registers PIE1 and PIE2, and the peripheral
interrupt enable bit is contained in special function reg-
ister INTCON.
When an interrupt is responded to, the GIE bit is
cleared to disable any further interrupt, the return
address is pushed onto the stack and the PC is loaded
with 0004h. Once in the interrupt service routine the
source(s) of the interrupt can be determined by polling
the interrupt ag bits. The interrupt ag bit(s) must be
cleared in software before re-enabling interrupts to
avoid recursive interrupts.
For external interrupt events, such as the INT pin or
PORTB change interrupt, the interrupt latency will be
three or four instruction cycles. The exact latency
depends when the interrupt event occurs. The latency
is the same for one or two cycle instructions. Individual
interrupt ag bits are set regardless of the status of
their corresponding mask bit or the GIE bit
Note:
Individual interrupt ag bits are set regard-
less of the status of their corresponding
mask bit or the GIE bit.
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PDF描述 |
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參數(shù)描述 |
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