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參數(shù)資料
| 型號： | PCKV857 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | 70-190 MHz differential 1:10 clock driver |
| 中文描述： | 70-190兆赫1:10差動(dòng)時(shí)鐘驅(qū)動(dòng)器 |
| 文件頁數(shù)： | 3/12頁 |
| 文件大小： | 84K |
| 代理商： | PCKV857 |
Philips Semiconductors
Product data
PCKV857
70–190 MHz differential 1:10 clock driver
2001 Jun 12
3
PIN DESCRIPTION
PINS
SYMBOL
DESCRIPTION
1, 7, 8, 18, 24, 25, 31, 41, 42, 48
GND
SSTL_2 ground pins
2, 3, 5, 6, 9, 10, 19, 20, 22, 23, 26, 27, 29,
30, 32, 33, 39, 40, 43, 44, 46, 47
Y
n
, Y
n
, FB
OUT
, FB
OUT
SSTL_2 differential outputs
4, 11, 12, 15, 21, 28, 34, 38, 46
V
DDQ
SSTL_2 power pins
13, 14, 35, 36
CLK
IN
, CLK
IN
, FB
IN
, FB
IN
AV
DD
AGND
SSTL_2 differential inputs
16
Analog power
17
Analog ground
37
PWRDWN
Power-down control input
FUNCTION TABLE
INPUTS
OUTPUTS
PLL ON/OFF
PWRDWN
CLK
CLK
Y
n
Z
Y
n
Z
FB
OUT
Z
1
Z
1
FB
OUT
Z
1
Z
1
L
L
H
OFF
L
H
L
Z
Z
OFF
H
L
H
L
H
L
H
ON
H
X
2
H
L
H
L
H
Z
1
L
Z
1
ON
<
20 MHz
<
20 MHz
Z
Z
OFF
NOTES:
H = HIGH voltage level
L = LOW voltage level
Z = high impedance OFF-state
X = don’t care
1. Subject to change. May cause conflict with FB
IN
pins.
2. Additional feature that senses when the clock input is less than 20 MHz and places the part in sleep mode.
BLOCK DIAGRAM
PLL
37 – PWRDWN
13 – CLK
14 – CLK
36 – FB
IN
35 – FB
IN
16 – AV
DD
3 – Y
0
2 – Y
0
5 – Y
1
6 – Y
1
10 – Y
2
9 – Y
2
20 – Y
3
19 – Y
3
22 – Y
4
23 – Y
4
46 – Y
5
47 – Y
5
44 – Y
6
43 – Y
6
39 – Y
7
40 – Y
7
29 – Y
8
30 – Y
8
27 – Y
9
28 – Y
9
32 – FB
OUT
33 – FB
OUT
SW00692
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參數(shù)描述 |
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