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參數(shù)資料
| 型號： | P2V28S20ATP-7 |
| 廠商： | Vanguard International Semiconductor Corporation |
| 英文描述： | 128Mb SDRAM Specification |
| 中文描述： | 128Mb的SDRAM內(nèi)存規(guī)格 |
| 文件頁數(shù)： | 7/51頁 |
| 文件大小： | 652K |
| 代理商： | P2V28S20ATP-7 |
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128Mb Synchronous DRAM
JULY.2000
Rev.2.2
P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)
Page-6
H=High Level, L=Low Level, V=Valid, X=Don't Care, n=CLK cycle number
NOTE:
1. A7-A9 =0, A0-A6 =Mode Address
COMMAND TRUTH TABLE
COMMAND
MNEMONIC
CKE
n-1
CKE
n
/CS
/RAS /CAS
/WE
BA0,1 A11
A10
A0-9
DESEL
H
X
H
X
X
X
X
X
X
X
No Operation
NOP
H
X
L
H
H
H
X
X
X
X
ACT
H
X
L
L
H
H
V
V
V
V
PRE
H
X
L
L
H
L
V
X
L
X
PREA
H
X
L
L
H
L
X
H
X
WRITE
H
X
L
H
L
L
V
V
L
V
WRITEA
H
X
L
H
L
L
V
V
H
V
READ
H
X
L
H
L
H
V
V
L
V
READA
H
X
L
H
L
H
V
V
H
V
Auto-Refresh
REFA
H
H
L
L
L
H
X
X
X
X
Self-Refresh Entry
REFS
H
L
L
L
L
H
X
X
X
X
Self-Refresh Exit
REFSX
L
H
H
X
X
X
X
X
X
X
L
H
L
H
H
H
X
X
X
X
Mode Register Set
MRS
H
X
L
L
L
L
L
L
L
V*1
X
Burst Terminate
TBST
H
X
L
H
H
L
X
X
X
X
Deselect
Row Address Entry &
Bank Active
Single Bank Precharge
Precharge All Banks
Column Address Entry
&Write
Column Address Entry &
Write with Auto-Precharge
Column Address Entry
& Read
Column Address Entry &
Read with Auto-Precharge
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| P2V28S40ATP-7 | 128Mb SDRAM Specification |
| P2V28S40ATP-75 | 128Mb SDRAM Specification |
| P2V28S40ATP-8 | 128Mb SDRAM Specification |
| P2V28S20ATP-75 | 128Mb SDRAM Specification |
| P2V28S20ATP-8 | 128Mb SDRAM Specification |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| P2V28S20ATP-75 | 制造商:VML 制造商全稱:VML 功能描述:128Mb SDRAM Specification |
| P2V28S20ATP-8 | 制造商:VML 制造商全稱:VML 功能描述:128Mb SDRAM Specification |
| P2V28S20DTP-7 | 制造商:VML 制造商全稱:VML 功能描述:128Mb SDRAM Specification |
| P2V28S30ATP-7 | 制造商:VML 制造商全稱:VML 功能描述:128Mb SDRAM Specification |
| P2V28S30ATP-75 | 制造商:VML 制造商全稱:VML 功能描述:128Mb SDRAM Specification |
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