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參數(shù)資料
| 型號： | P2V28S20ATP-7 |
| 廠商： | Vanguard International Semiconductor Corporation |
| 英文描述： | 128Mb SDRAM Specification |
| 中文描述： | 128Mb的SDRAM內(nèi)存規(guī)格 |
| 文件頁數(shù)： | 24/51頁 |
| 文件大?。?/td> | 652K |
| 代理商： | P2V28S20ATP-7 |
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JULY.2000
Rev.2.2
128Mb Synchronous DRAM
P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)
Page-23
[ Write Interrupted by Write ]
Burst write operation can be interrupted by new write of any bank. Random column access is allowed. WRITE to WRITE
interval is minimum 1 CLK.
CLK
Command
A0-9
A10
BA0,1
DQ
Write
Yi
0
00
Write
Yk
0
10
Dai0
Daj0
Daj1
Dbk0
Write
Yj
0
00
Dbk1 Dbk2
Write
Yl
0
00
Dal0
Dal1
Dal2
Dal3
A11
CLK
Command
A0-9
A10
BA0,1
DQ
Write
Yi
0
00
Qaj0
READ
Yj
0
00
Qaj1
Dai0
Dbk0 Dbk1
DQM
Write
Yk
0
10
READ
Yl
0
00
Qal0
A11
Write Interrupted by Write (CL=3,BL=4)
[ Write Interrupted by Read ]
Burst write operation can be interrupted by read of the same or the other bank. Random column access is allowed. WRITE
to READ interval is minimum 1 CLK. The input data on DQ at the interrupting READ cycle is "don't care".
Write Interrupted by Read (CL=3,BL=4)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| P2V28S40ATP-7 | 128Mb SDRAM Specification |
| P2V28S40ATP-75 | 128Mb SDRAM Specification |
| P2V28S40ATP-8 | 128Mb SDRAM Specification |
| P2V28S20ATP-75 | 128Mb SDRAM Specification |
| P2V28S20ATP-8 | 128Mb SDRAM Specification |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| P2V28S20ATP-75 | 制造商:VML 制造商全稱:VML 功能描述:128Mb SDRAM Specification |
| P2V28S20ATP-8 | 制造商:VML 制造商全稱:VML 功能描述:128Mb SDRAM Specification |
| P2V28S20DTP-7 | 制造商:VML 制造商全稱:VML 功能描述:128Mb SDRAM Specification |
| P2V28S30ATP-7 | 制造商:VML 制造商全稱:VML 功能描述:128Mb SDRAM Specification |
| P2V28S30ATP-75 | 制造商:VML 制造商全稱:VML 功能描述:128Mb SDRAM Specification |
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