參數(shù)資料
型號(hào)： ORLI10G2BM680-DB
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
英文描述： FPGA, 1296 CLBS, 333000 GATES, PBGA680
封裝： PLASTIC, FBGA-680
文件頁數(shù)： 40/78頁
文件大?。?/td> 1689K
代理商： ORLI10G2BM680-DB
Lattice Semiconductor
ORCA ORLI10G Data Sheet
45
Figure 31 shows the Receive (Embedded Line Interface to FPGA) timing for 10G mode where PLL_RX2 is used to
align clocks across the FPGA - Core boundary. The 0.9 ns minimum propagation delay and 2.7 ns maximum prop-
agation delay shown are approximate values for the embedded line interface. In the waveform shown, data will be
time shifted at the FPGA capture register due to FPGA data path delay. Consult the ispLEVER software, via the
static timing analysis tool TRACE, for the exact timing values. Figure 31 shows a full cycle transfer.
Figure 31. Receive Timing for 10G Mode with PLL for Clock Alignment (-1 Speed Grade)
2.7 ns Tpd_max
1.4ns
RX2_FBCKI
0.9 ns Tpd_min
Launch
Capture
RX_CLK8_IN_MUX1
1.4ns
3ns
RX_DAT_IN
Primary
FPGA Clock
Tree
Clock
Divider
PLL_RX2
D
RX2_VCOP
Embedded Line Interface Core
FPGA
Q
RX_CLK_IN[0]
(644 MHz)
0.0ns
3.1ns
6.2ns
9.3ns
12.4ns
RX2_FBCKI
(Reference Clock)
3.1ns
9.3ns
FPGA Clock
4.5ns
7.6ns
10.7ns
13.8ns
RX_CLK8_IN_MUX1
Data
0.0ns
6.2ns
12.4ns
Hold
相關(guān)PDF資料
PDF描述
ORLI10G3BM680-DB FPGA, 1296 CLBS, 333000 GATES, PBGA680
ORT82G5-1BM680 FPGA, 1296 CLBS, 380000 GATES, PBGA680
ORT82G5-2BM680 FPGA, 1296 CLBS, 380000 GATES, PBGA680
ORT82G5-3BM680 FPGA, 1296 CLBS, 380000 GATES, PBGA680
OS10040280G-012 FIBER OPTIC RECEIVER, 1290-1600nm, PANEL MOUNT, FC/APC CONNECTOR
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參數(shù)描述
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